• 한국통신학회논문지
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• 제22권6호
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• pp.1289-1301
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• 1997

In a SDH network, one of the most important issues is the realization of network synchronization. In this paper, we presented the relationship between parameters and control algorithm of DP-PLL for design in a SDH based time, SSM processing time, PJE counter and reference switching time, and analyzed phase transients for one node and mutiple nodes through our simulation results with a standard specification. We suggested suitable design method of SDH-DP-PLL.

• 한국정보통신학회논문지
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• 제6권8호
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• pp.1283-1291
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• 2002

본 논문에서는 DDFS로 구동하는 PLL을 Q-logic cell based library를 사용하여 schematic 상에서 설계하고 FPGA 0L32$\times$16B를 사용하여 구현하였으며, 측정 결과 주파수 합성기의 스위칭 속도는 DDFS에 사용되는 레지스터 단수와 같다는 결론을 얻을 수 있었다 시뮬레이션 결과 클럭지연은 11클럭 후에 발생되는 것을 알았고, 입력 상태가 랜덤하게 들어온다면 출력에 영향이 있음을 알았다. 따라서 입력상태가 일정간격을 가지게 함으로써 PLL을 구동하기 위한 DDFS는 잡음정형기를 사용하는 것이 좋으며, 또한 D/A 변환기의 대역이 매우 넓어야 하고, PLL의 스위칭 속도보다는 작은 입력 컨트롤 워드의 변화가 바람직하다는 것을 알 수 있다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.53-59
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• 2000

이동통신환경에서 수신신호의 진폭과 위상성분은 다중경로에 의한 페이딩(Fading) 영향을 받는다. 본 논문에서는 송수신 신호의 위상 차를 위상에러로 가정하고 Tikhonov 확률밀도함수를 이용하여 PLL(Phase Locked Loop)이득의 변화에 대한 DS/CDMA(Direct Sequence/code Division Multiple Access) DPSK(Differential Phase Shift Keying)시스템의 성능을 분석하였다. 그 결과, 위상에러를 고려하지 않은 DPSK시스템과 비교하여 수신기의 PLL이득을 조정함으로써 시스템의 성능을 향상시킬 수 있음을 알 수 있었다. 시스템의 비트 포율이 10-2에서 PLL이득이 1㏈에서 4.8㏈, 7㏈에서는 0.4㏈의 성능차를 보이며 30㏈에서는 두 시스템의 성능이 일치하게되어 PLL이 요구하는 이득의 상한이 30㏈임을 입증하였다.

• 한국작물학회지
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• 제41권6호
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• pp.678-684
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• 1996

기계화 파종으로 파종작업의 생력화를 위하여 배추종자 및 볍씨 pelleting에 대해서 Pelleting 물질과 접착제에 대한 기초적인 시험을 실시하였다. 그 중 pellting 재료와 접착제에 따른 pellet의 모양형성, 경도, 발아에 대하여 조사한 결과 다음과 같은 결과를 얻었다. 1. Pellet 종자의 모양형성은 접착제를 pelgel, AG-11을 사용하고 재료로는 paper clay, lime, PLL-11, coal ash등을 사용할 때 가장 우수하였다. 2. Pellet 종자의 경도는 pelleting 물질에 따라, 또는 접착제의 종류에 따라 공히 영향이 켰다 3. 모양형성과 경도를 함께 고려할 때 가장 우수한 pelleting 재료는 PLL-11 및 paper clay이었고, 접착제로는 pelgel과 AG-11이 었다. 4. Pelgel을 접착제로 하고 여러 가지 재료를 이용한 pellet 종자의 발아는 대체적으로 다양한 발아저해 현상을 보였으나 PLL-11을 재료로하고 여러 가지 접착제로 pelleting한 종자에서는 발아에 지장이 없었다. 그 중 PLL-11을 재료로 한 pellet 종자에서 가장 발아을이 우수하였고 zeolite를 재료로 한 종자에서 발아억제 현상이 가장 심했다. 5. AG-11과 PLL-11을 재료로 한 볍씨 Pelleting 종자의 발아는 무처리와 같았다 6. PLL-11을 재료로 하고 여러 가지 접착제를 이용한 pellet종자에서는 발아저해가 피의 나타나지 않았다. 7. Pellet 물질의 추출물을 이용한 발아에서 zeo-lite와 bentonite추출물에서 약간의 발아저해현상이 나타났다. 8. Pellet 물질의 추출물 산도는 zeolite와 ben-tonite에서 가장 높았고, 전기전도도도 역시 zeolite와 bentonite에서 가장 높았다.

• Journal of Power Electronics
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• 제18권1호
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• pp.212-224
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• 2018

For maintaining a reliable and secure power system, this paper describes the design and implement of a single-phase grid-connected inverter with an enhanced phase-locked loop (PLL) and excellent power control performance. For designing the enhanced PLL and power regulator, a full-bridge voltage-controlled inverter (VCI) is investigated. When the grid frequency deviates from its reference values, the output frequency of the VCI is unstable with an oscillation of 2 doubling harmonics. The reason for this oscillation is analyzed mathematically. This oscillation leads to an injection of harmonics into the grid and even causes an output active power oscillation of the VCI. For eliminating the oscillation caused by a PLL, an oscillation compensation method is proposed. With the proposed method, the VCI maintains the original PLL control characteristics and improves the PLL robustness under grid frequency deviations. On the basis of the above analysis, a power regulator with the primary frequency and voltage modulation characteristics is analyzed and designed. Meanwhile, a small-signal model of the power loops is established to determine the control parameters. The VCI can accurately output target power and has primary frequency and voltage modulation characteristics that can provide active and reactive power compensation to the grid. Finally, simulation and experimental results are given to verify the idea.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 A
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• pp.262-264
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• 1996

This paper presents a new dual loop control using novel vector phase locked loop(VP-PLL) for a high power static var compensator(SVC) with three-level GTO voltage source inverter(VSI). Through circuit DQ-transformation, a simple dq-axis equivalent circuit is obtained. From this, DC analysis is carried out to obtain maximum controllable phase angle ${\alpha}_{max}$ per unit current between the three phase source and the switching function of inverter, and AC open-loop transfer function is given. Because ${\alpha}_{max}$ becomes small in high power SVC, this paper proposes VP-PLL for more accurate $\alpha$-control. As a result, the overall control loop has dual loop structure, which consists of inner VP-PLL for synchronizing the phase angle with source and outer Q-loop for compensating reactive power of load. Finally, the validity of the proposed control method is verified through the experimental results.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.1-6
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• 2009

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 전기학회논문지
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• 제58권3호
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• pp.523-530
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• 2009

This paper presents a study on a small scale single-phase UPFC preliminary researches on power quality compensating schemes of electrical railway. As the UPFC is very complicated power-electronic system consisting of grid-connected transformers, four single phase inverters interconnected with dc-link capacitors and various electrical apparatuses, multiple controllers and control algorithms are needed, and entire UPFC has been modelled in the form of block diagrams and simulated by using Simulink. The main purpose of the compensating system is to manage reactive and active powers with the four single phase inverters, so, the control effort has been focused on the power flow control and has been realized through the hysteresis current control of the single phase inverters. And transport-delayed PLL with additional delay-time compensating term has been used to synchronize a grid voltage and the simulation results have shown that the compensating term could improve PLL performance under some frequency variation of the voltage.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1997년도 전력전자학술대회 논문집
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• pp.454-459
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• 1997

The good features of a switched reluctance motor(SRM) are appreciated by the appliance manufactures. And it is spread into a commercial and industries market. The few disadvantage of the motor is higher torque ripple and noise. This paper proposes an instantaneous torque control scheme to control a speed precisely. It adapts phase-locked loop (PLL) technique to control speed precisely. In this control scheme, the phase detector signal of the PLL regulates the switching dwell angle flexibly and the loop filter's signal controls adaptively the instantaneous switching voltage. Experimental results show that drive performance is good with low torque ripple.