• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.200-209
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• 2008

This paper describes bandwidth linearization techniques in phase-locked loop (PLL) design for common-clock serial link applications. Utilizing a continuously tunable single-input dual-path LC VCO and a constant-gain phase detector, a proposed architecture is well suited to implementing PLLs that must be compliant with standards that specify minimum and maximum allowable bandwidths such as PCI Express Gen2 or FB-DIMM applications. A prototype 4.75 to 6.1-GHz PLL is implemented in 90-nm CMOS. Measurement results show that the PLL bandwidth and random jitter (RJ) variations are well regulated and that the use of a differentially controlled dual-path VCO is important for deterministic jitter (DJ) performance.

• 전자공학회논문지
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• 제52권8호
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• pp.74-85
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• 2015

PCI Express는 프로세서와 시스템의 IO 장치들을 연결하기 위하여 널리 사용되는 업계 표준이다. PCI Express 는 이전 PCI 표준에서 유래하며, 전통적으로 하나의 PC 혹은 서버 내에서 사용되어져 왔다. PCI Express의 고속, 저전력, 고효율 특성은 기존 시스템 연결망과는 다른 형태의 대안 연결망으로써 고려되고 있다. 본 논문에서는 이와 같은 PCI Express를 이용한 시스템 연결망(PCIeLINK)을 설계, 구현하고 초기 시험 결과를 제시한다. 본 논문에서는 PCI Express를 이용한 fail-over 시스템에 자주 사용되는 non-transparent bridging(NTB)기법을 이용하여 PCI Express 기반 시스템 연결망을 설계, 구현 하였다. NTB는 PCI Express 장치를 단순 연결할 경우 발생되는 전기적, 논리적 충돌을 방지하는 기법으로써, PCI Express Gen2 규격에 기반한 20 Gbps급의 ${\times}4$ 연결을 하나의 카드에 복수개 구현하고 이를 시험하였다. 개발된 PCI Express기반 시스템 인터커넥트 장치는 최대 8.6 Gbps의 단방향 성능을 보였으며, Linux 기반의 TCP/IP 환경에서 최대 5.1 Gbps의 성능을 나타내는 것으로 측정 되었다.