• 스마트미디어저널
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• 제3권1호
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• pp.33-38
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• 2014

소비전력 증가와 같은 문제점들로 인하여, 마이크로프로세서만으로는 컴퓨팅 시스템의 성능을 향상시키기 점점 어려워지고 있다. 이와 같은 상황에서, 대용량 병렬 연산에 특화된 그래픽 처리 장치를 활용하여 중앙 처리 장치가 담당하던 범용 작업을 수행하게 하는 범용 그래픽 처리 장치 기술이 컴퓨터 시스템의 성능을 개선시킬 수 있는 방안으로 주목을 받고 있다. 하지만, 그래픽스 관련 응용프로그램과 범용 응용프로그램의 특징은 매우 상이하기 때문에, 그래픽 처리 장치가 범용 응용프로그램을 수행하는 경우에는 많은 제약 사항으로 인하여 자신의 뛰어난 연산 자원을 활용하지 못하는 실정이다. 일반적으로 그래픽스 관련 응용프로그램에 비해 범용 응용프로그램은 메모리를 매우 많이 요청하기 때문에 범용 그래픽 처리 장치 기술을 효율적으로 활용하기 위해서는 메모리 설계가 매우 중요하다. 특히, 긴 접근 시간을 요구하는 외부 메모리 요청은 성능에 큰 오버헤드이다. 그러므로 외부 메모리로의 접근 횟수를 줄일 수 있는 다중 레벨 캐쉬 구조를 효율적으로 활용할 수 있다면, GPU의 성능은 크게 향상 될 것이 분명하다. 본 논문에서는 다중 레벨 캐쉬 구조에 따른 그래픽 처리 장치의 성능을 다양한 벤치마크 프로그램을 통하여 정량적으로 분석하고자 한다.

• 한국정보과학회논문지:시스템및이론
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• 제32권4호
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• pp.177-185
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• 2005

최근 휴대용 정보기기의 사용이 급증함에 따라 NAND형 플래시메모리를 시스템의 보조기억장치로 사용하는 사례가 급증하고 있다. 하지만, 전통적인 보조기억장치인 하드디스크에 비해 NAND형 플래시메모리는 단위 공간당 비용이 수십배 가량 높아 저장 공간의 효율적인 관리가 필요하다 저장 공간을 효율적으로 사용하게 하는 대표적인 방법으로 데이타 압축 기법이 있다. 하지만, NAND형 플래시메모리에서는 압축 기법의 적용이 쉽지 않다. 이는 NAND형 플래시메모리가 페이지 단위 입출력만을 지원하여 압축 데이타가 플래시 페이지보다 작은 경우 내부 단편화 현상을 발생시켜 압축의 이득을 심각하게 감쇄시키기 때문이다. 이러한 문제를 해결하기 위해 본 논문에서는 작은 크기의 압축 데이타를 쓰기 버퍼를 통해 그룹화한 후 하나의 플래시 페이지에 저장하는 플래시 압축 계충을 설계하고 성능을 평가한다. 성능평가 결과 제안하는 플래시 압축 계층은 플래시메모리의 저장 공간을 $40\%$ 이상 확장하며 쓰기 대역폭을 크게 개선함을 확인할 수 있었다.

• 정보처리학회논문지A
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• 제12A권3호
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• pp.205-214
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• 2005

플래시 메모리가 개인 정보 도구, 유비쿼터스 컴퓨팅 환경, 모바일 제품, 가전 제품 등에 급속한 속도로 활용되고 있다. 플래시 메모리는, 이러한 환경에 저장매체로서 사용되기에 적합한 성질들 - 즉 저전력, 비휘발성, 고성능, 물리적인 안정성, 그리고 휴대성 등 - 을 갖고 있다. 그런데 하드디스크와 달리, 이미 데이터가 기록된 블록에 대해 덮어쓰기가 되지 않는다는 약점을 갖고 있다. 덮어쓰기를 위해서는 해당 블록을 지우고 쓰기 작업을 수행해야 한다. 이와 같은 성질은 플래시 메모리의 쓰기 성능을 매우 저하시킬 수 있다. 이와 같은 문제점을 해결하기 위해 플래시 메모리에는 FTL(Flash Translation Layer)라는 시스템 소프트웨어 모듈을 갖고 있다. 현재까지 많은 FTL 기법들이 제안되었는데, 그 중에서 대표적인 기법으로 로그블록 기법이 있다. 이 기법은 한정된 수의 로그블록을 쓰기 버퍼로 이용함으로써 쓰기에 따른 소거 연산을 줄임으로써 성능을 높인다. 그런데 이 기법은 로그블록의 활용률이 낮다는 것이 단점이다. 이러한 단점은 각 로그블록에 쓰여질 수 있는 섹터들이 블록 단위로 연관(Block Associative Sector Translation - BAST)되기 때문이다. 본 논문에서는 한정된 수의 로그블록들의 활용률을 높이기 위해 임의쓰기(random overwrite) 패턴을 보이는 섹터들을 전체 로그블록들에 완전 연관(Fully Associative Sector Translation - FAST)시킴으로써 활용률을 높이는 FAST 기법을 제안한다. 본 논문의 기여사항을 다음과 같다. 1) BAST 기법의 단점과 그 이유를 밝히고, 2) FAST 기법의 동기, 기본 개념, 그리고 동작원리를 설명하고, 3) 성능평가를 통해 FAST 기법의 우수성을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.486-490
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• 2004

Programmable logic controller (PLC) is widely used in manufacturing system or process control. This paper presents the design of a 32-bit microprocessor for a sequence control using an Application Specification Integrated Circuit (ASIC). The 32-bit microprocessor was designed by a VHDL with top down method; the program memory was separated from the data memory for high speed execution of 274 specified sequence instructions. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. And in order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 32-bits. And the real time debugging as single step run, break point run was implemented. Pulse instruction, step controller, master controllers, BIN and BCD type arithmetic instructions, barrel shit instructions were implemented for many used in PLC system. The designed microprocessor was synthesized by the S1L50000 series which contains 70,000 gates with 0.65um technology of SEIKO EPSON. Finally, the benchmark was performed to show that designed 32-bit microprocessor has better performance than Q4A PLC of Mitsubishi Corporation.

• 한국정보처리학회논문지
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• 제7권7호
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• pp.2204-2218
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• 2000

This paper proposes a dynamic storage allocation algorithm, QHF(quick-half-fit) for real-time systems. The proposed algorithm manages a free block list per each worked size for memory requests of small size, and a free block list per each power of 2 size for memory requests of large size. This algorithms uses the exact-fit policy for small sie requests and provides high memory utilization. The proposed algorithm also has the time complexity O(I) and enables us to easily estimate the worst case execution time (WCET). In order to confirm efficiency of the proposed algorithm, we compare he memory utilization of proposed algorithm with that of half-fit and binary buddy system that have also time complexity O(I). The simulation result shows that the proposed algorithm guarantees the constant WCET regardless of the system memory size and provides lower fragmentation ratio and allocation failure ratio thant other two algorithms.

• 한국컴퓨터산업학회논문지
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• 제2권2호
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• pp.211-218
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• 2001

본 논문에서는 동영상 부호화기에서 프레임 메모리 인터페이스의 하드웨어 구현을 위해 기존의 DRAM이 아닌 SDRAM을 사용하여 효율적인 메모리 맵의 구조를 제안한다. 동일한 버스에서도 효과적인 메모리 맵과 내부 버퍼 크기를 줄여 하드웨어 복잡도을 개선하고 내부 로직을 간략화하여 면적을 최소화하였다. 기존의 시스템은 매크로 블록 단위로 메모리에 저장하고 다시 출력을 위해서 랜덤하게 저장되어 있는 데이터를 액세스하여 많은 시간을 소비한다. 따라서 데이터를 라인 단위로 저장 및 처리하므로 메모리의 엑세스 시간을 효과적으로 줄일 수 있는 방법을 제시하였다.

• 지식경영연구
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• 제16권2호
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• pp.67-89
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• 2015

Improving productivity of knowledge workers is an important issue in the 21st century referred as knowledge-based society. The core key word is knowledge sharing among constituents of an organization. The purpose of this study is to combine the social network position factors with attitude and behavior factors, and develop an integrated research model for the knowledge sharing among members of an organization. This study adopted the integrated theoretical framework based on social capital, self-efficacy, transactive memory, and knowledge sharing. Surveys were conducted to 42 organizational members from a department in a leading IT outsourcing company to empirically test the proposed research model. In order to validate the proposed research model, social network analysis tool, UCINET, a structural equation modeling tool, SmartPLS, were utilized. The empirical result showed that, first of all, organizational members' familiarity network position had significant influence on knowledge self-efficacy and transactive memory capability. Second, knowledge self-efficacy and transactive memory capability affected knowledge sharing intention. Third, knowledge sharing intention also had an impact on the job performance. However, organizational members' expertise network position had no significant influence on knowledge self-efficacy and transactive memory capability. This finding reveals the importance of the emotional approach rather than the rational approach in knowledge management. The theoretical and practical implications on the research findings were discussed along with limitations.

• 대한임베디드공학회논문지
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• 제12권3호
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• pp.169-176
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• 2017

To replace conventional DRAM, many researches have been done on nonvolatile memories. The DRAM&PCM hybrid memory is one of the effective structure because it can utilize an advantage of DRAM and PCM. However, in order to use this characteristics, pages can be replaced frequently between DRAM and PCM. Therefore, PCM still has major problem that has write-limits. Therefore, it needs an effective page management method for exploiting each memory characteristics dynamically and adaptively. So we aim reducing an average access time and write count of PCM by utilizing two locality for an effective page replacement. We proposed a page selection algorithm which is recently requested to write in DRAM and an algorithm witch uses two locality in PCM. According to our simulation, the proposed algorithm for the DRAM&PCM hybrid can reduce the PCM write count by around 22% and the average access time by 31% given the same PCM size, compared with CLOCK-DWF algorithm.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.87-95
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• 2016

Nonvolatile memory (NVM) is being considered as an alternative of traditional memory devices such as SRAM and DRAM, which suffer from various limitations due to the technology scaling of modern integrated circuits. Although NVMs have advantages including nonvolatility, low leakage current, and high density, their inferior write performance in terms of energy and endurance becomes a major challenge to the successful design of NVM-based memory systems. In order to overcome the aforementioned drawback of the NVM, extensive research is required to develop energy- and endurance-aware optimization techniques for NVM-based memory systems. However, researchers have experienced difficulty in finding a suitable simulation tool to prototype and evaluate new NVM optimization schemes because existing simulation tools do not consider the feature of NVM devices. In this article, we introduce a NVM-based cache simulator to support rapid prototyping and evaluation of NVM-based caches, as well as energy- and endurance-aware NVM cache optimization schemes. We demonstrate that the proposed NVM cache simulator can easily prototype PRAM cache and PRAM+STT-RAM hybrid cache as well as evaluate various write traffic reduction schemes and wear leveling schemes.

• 동의생리병리학회지
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• 제17권2호
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• pp.553-559
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• 2003

In order to make the efficient prescription and cope with various senile dementia, learning and memory functions of Sprague-Dawley model rats were tested with Morris water maze at first. And to evaluate the effects of the sample drug(GM) on choline acetyltranferase and acetylcholine esterase, immunoreactive measurement and enzymatic activity measuring were carried out. Rats were injected with ibotenic acid through hippocampus CA1 and CA3 area. The results are as following. GM improves the learning ability in tile acquisition test and memory function in the retention test significantly. And GM increases the level of ChAT which is synthesizing acetylcholine in CA3 area, and at the same time it increases the level of AChE which is resolving acetylcholine. These results show that GM improve the cholinergic catabolism and anabolism, and the increment of metabolic activity of cholinergic system contributes to the recovery of damaged learning and memory function by ibotenic acid. So it can be concluded that GM will be helpful to cholinergic brain disease induced by primary or senile reduction of acetylcholine secretive activity.