• Smart Structures and Systems
• /
• 제23권6호
• /
• pp.537-551
• /
• 2019

In this paper, a method for analyzing the damping performance of stay cables incorporating magnetorheological (MR) dampers in the passive control mode is developed taking into account the cable sag and inclination, the damper coefficient, stiffness and mass, and the stiffness of damper support. Both numerical and asymptotic solutions are obtained from complex modal analysis. With the asymptotic solution, analytical formulas that evaluate the equivalent damping ratio of the sagged cable-damper system in consideration of all the above parameters are derived. The main thrust of the present study is to develop an general design formula and a universal curve for the optimal design of MR dampers for adjustable passive control of sagged cables. Two sag-affecting coefficients are derived to reflect the effects of cable sag on the maximum attainable damping ratio and the optimal damper coefficient. For the cable configurations commonly used in cable-stayed bridges, the sag-affecting coefficients are directly expressed in terms of the sag-extensibility parameter to facilitate the control design. A case study on adjustable passive vibration control of the longest cable (536 m) on Stonecutters Bridge is carried out to demonstrate the influence of the sag for the damper design, and to figure out the necessity of adjustability of damper coefficients for achieving maximum damping ratio for different vibration modes.

• KIEAE Journal
• /
• 제17권3호
• /
• pp.119-124
• /
• 2017

Purpose: Groundwater heat pump (GWHP) system has high coefficient of performance than conventional air-source heat pump system and closed-loop type geothermal system. However, there is problem in long-term operation that groundwater raise at the diffusion well and reduced at the supply well. Therefore, it is necessary to accurately predict the groundwater flow, groundwater movement and control the groundwater level in the wells. In this research, in consideration of hydrogeological characteristic, groundwater level and groundwater movement were conducted analysis in order to develop the optimal design method of the two-well system using the pairing pipe. Method: For the optimum design of the two-well system, this research focused on the design method of the pairing pipe in the simulation model. Especially, in order to control the groundwater level in wells, pairing pipe between the supply well and diffusion well was developed and the groundwater level during the system operation was analyzed by the numerical simulation. Result: As the result of simulation, the groundwater level increased to -2.65m even in the condition of low hydraulic conductivity and high pumping flow rate. Consequently, it was found that the developed system can be operated stably.

• ETRI Journal
• /
• 제39권4호
• /
• pp.535-545
• /
• 2017

This paper presents a novel K-band (18 GHz) 16-quadrature amplitude modulation (16-QAM) orthogonal frequency-division multiplexing (OFDM)-based $2{\times}2$ line-of-sight multi-input multi-output communication system. The system can deliver 356 Mbps on a 56 MHz channel. Alignment mismatches, such as amplitude and/or phase mismatches, between the transmitter and receiver antennas were examined through hardware experiments. Hardware experimental results revealed that amplitude mismatch is related to antenna size, antenna beam width, and link distance. The proposed system employs an alignment mismatch compensation method. The open-loop architecture of the proposed compensation method is simple and enables facile construction of communication systems. In a digital modem, 16-QAM OFDM with a 512-point fast Fourier transform and (255, 239) Reed-Solomon forward error correction codecs is used. Experimental results show that a bit error rate of $10^{-5}$ is achieved at a signal-to-noise ratio of approximately 18.0 dB.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권1호
• /
• pp.1-9
• /
• 2012

A 10-b 500 MS/s A/D converter (ADC) with a hybrid calibration and error correction logic is described. The ADC employs a single-channel cascaded folding-interpolating architecture whose folding rate (FR) is 25 and interpolation rate (IR) is 8. To overcome the disadvantage of an offset error, we propose a hybrid self-calibration circuit at the open-loop amplifier. Further, a novel prevision digital error correction logic (DCL) for the folding ADC is also proposed. The ADC prototype using a 130 nm 1P6M CMOS has a DNL of ${\pm}0.8$ LSB and an INL of ${\pm}1.0$ LSB. The measured SNDR is 52.34-dB and SFDR is 62.04-dBc when the input frequency is 78.15 MHz at 500 MS/s conversion rate. The SNDR of the ADC is 7-dB higher than the same circuit without the proposed calibration. The effective chip area is $1.55mm^2$, and the power dissipates 300 mW including peripheral circuits, at a 1.2/1.5 V power supply.

• 복식
• /
• 제57권7호
• /
• pp.15-29
• /
• 2007

H. $W\"{o}lfflin's$ methodology created viewpoint of art history which is an essential factor of art, and proposed formal analysis as an academic methodology specific to art history. H. $W\"{o}lfflin's$ expressed the see-form a as the five pair concepts which are summarized by 'linear-painterly' 'the plane-the deep'. 'closed form-open form', 'multiplicity-unity', 'absolute clarity-relative clarity'. His methodology is not only in the field of art and architecture but also clothing because during the same period have a relative tendency of thought, culture, politics and economics each other. As the result of this study were as follows. Renaissance of 16 century, the style of dress was enormous and dignified by body support outfit, hard puffs, slashes, padding and expansive jewels. It make appearance of man and woman absolute clarity because Classicism styles of aesthetic consciousness is geometrically perfect form and symmetry and restrained harmony, magnificent. Baroque of 17 century, the style of dress was vigorous mobility and subtle balance by abundant and free silhouette, soft collar, magnificent ribbon loop and tassel without body support outfit. It make appearance of man and woman comfortable and natural because Baroque styles of aesthetic consciousness is extraordinary degree of originality and creativity that was evident in the devising of new styled.

• 대한전자공학회논문지TC
• /
• 제49권3호
• /
• pp.14-26
• /
• 2012

본 논문에서는 직교 구조를 갖는 고속 대각 하중 재킷 행렬(DWJM:diagonal-weighted Jacket matrices)을 제안 한다. 고속 알리즘을 이용해 높은 차수의 DWJM을 낮은 차수의 희소 행렬로 분해를 통해 연속적인 DWJM의 계산 수를 줄인다. 원소연산 역행렬 특성을 가진 대각 하중 프레임워크(framework)의 결과로, 제안되는 DWJM은 프리코딩(precoding) MIMO(Multiple Input and Multiple Output) 무선통신에 적용된다. DWJM의 성질에 기반하여, DWJM은 대체 오픈 루프 순환 지연 다이버시티 (CDD : Cyclic Delay Diversity) 프리코딩으로 사용될 수 있으며, 이는 셀룰러(cellular) 통신 시스템에 이용될 수 있다. 이와 같은, DWJM에 기반한 프리코딩 시스템의 성능에 대해 OSTBC (Orthogonal Space-Time Block Code) MIMO LTE 시스템과 비교 한다.

• 디지털콘텐츠학회 논문지
• /
• 제18권4호
• /
• pp.739-745
• /
• 2017

본 논문에서는 GPU 병렬 처리 하드웨어 아키텍처 내 최소 물리적 스레드 실행 단위(warp) 내에서 shifted sort 기반 k개 최근접 이웃 검색 기법을 구현하는 방법을 논의하고 일반적으로 동일한 목적으로 널리 사용되는 GPU 기반 kd-tree 및 CPU 기반 ANN 라이브러리와 비교한 결과를 제시한다. 또한 많은 애플리케이션에서 k가 비교적 작은 값이 필요한 경우가 많다는 사실을 고려해서 k가 warp 내부에서 직접 처리 가능한 2, 4, 8, 16개일 때 최적화에 집중한다. 구현 세부에서는 사용한 CUB 공개 라이브러리의 루프 내 메모리 관리 방법, GPU 하드웨어 직접 명령 적용 방법 등의 최적화 방법을 논의한다. 실험 결과, 제안하는 방법은 기존의 GPU 기반 유사 방법에 비해 데이터 지점과 질의 지점의 개수가 각각 $2^{23}$개 일 때 16배 이상의 빠른 처리 속도를 보였으며 이러한 경향은 처리해야 할 데이터의 크기가 커지면 더욱 더 커지는 것으로 판단된다.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.69-76
• /
• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.47-54
• /
• 2006

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.55-64
• /
• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.