• 한국통신학회논문지
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• 제29권8A호
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• pp.950-961
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• 2004

이 논문에서는 최근 무선 통신 환경으로 증가하고 있는 지하철 터널 환경에서의 전파 특성을 측정하고 분석하였다. 측정은 지하철 터널에서 2.45㎓와 5.8㎓의 주파수 대역을 가지고 수행하였다. 측정을 위해 사용된 터널의 길이는 LOS(line of sight: LOS)가 175m이고, NLOS(non line of sight: NLOS)가 270m이다. 지하철 터널은 곡선형이며, 그 단면은 마제형(horseshoe type)이다. 측정 시스템은 협대역 시스템과 광대역 시스템을 이용한다. 협대역 시스템은 경로손실(path loss: PL) 측정을 위해 사용되고 광대역 시스템은 전력지연프로파일(power delay profile: PDP) 측정을 위해 사용된다. 특히, 광대역 시스템은 슬라이딩 코릴레이션 기법을 기반으로 80MHz 칩율과 1023길이의 PN 시퀀스 발생기로 구성하였다. 안테나 빔 형태에 따른 전파특성을 분석하기 위해서 무지향성 안테나와 지향성 안테나를 사용하였다. 경로손실은 터널 환경의 순수한 경로손실만을 나타내었다. 지연 프로파일은 평균초과지연(Mean Exess Delay)와 RMS 지연확산(RMS delay spread)에 대해서 분석하였다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1510-1516
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• 2011

유비쿼터스 세상의 도래와 함께 언제 어디서나 네트워크 망에 접속하여 자신에게 필요한 서비스를 이용하는 것이 가능해 졌다. 이는 지역의 센싱 정보와 데이터를 제공하는 센서 네트워크의 발달로 인해 가속화되어 가고 있다. 현재 센서 네트워크는 환경 모니터링, 헬스케어 그리고 홈자동화와 같은 우리 삶의 편의에 큰 기여를 하고 있다. 하지만 기존의 네트워크와는 달리 한정적인 자원을 가진 센서를 통한 무선통신을 수행함으로써 공격자에게 쉽게 노출되는 단점을 가진다. 따라서 센서 네트워크 상에서의 안전한 보안통신을 위해 통신간에 유통되는 메시지는 대칭키로 암호화되어 전송된다. 지금까지 많은 대칭키 암호화알고리즘이 연구되어 왔으며 그 중에서도 HIGHT 알고리즘은 하드웨어와 소프트웨어 구현에서 기존의 AES보다 속도측면에서 효율적이다. 따라서 RFID 태그와 센서 노드 그리고 스마트 카드와 같은 자원 한정적인 장비에 적합하다. 본 논문에서는 초경량 대칭키 암호화 알고리즘인 HIGHT 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.759-764
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• 2012

고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림 전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 시간이 경과됨에 따라 통전면적의 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.

• 한국정보과학회논문지:시스템및이론
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• 제34권1호
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• pp.10-18
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• 2007

휴대용 단말기에서의 동영상 및 3차원 영상을 처리하는 것이 일반화되면서, H.264 및 3차원 그래픽 가속기 데이타를 처리하기 위한 연산량이 크게 증가하고 있다. 본 연구에서는 H.264 인코더의 움직임 추정기 및 디코더의 움직임 보상기와 3차원 그래픽 렌더링 가속기를 재구성 가능하도록 설계하였다. 움직임 추정기는 효율적인 데이타 스캐닝 방법과 DAU, FDVS 알고리즘을 사용하여, JM8.2에 제시된 다중 프레임 움직임 추정보다 연산량을 평균적으로 70% 이상 감소시키면서 화질 열화가 없도록 하였다. 3차원 그래픽 렌더링 가속기는 중심선 트래버셜 알고리즘을 사용하여 병렬 처리하도록 함으로써 처리량을 증가시켰다. 움직임 추정기와 3차원 렌더링 가속기의 메모리를 재구성 가능한 구조로 설계하여, 2.4Mbits (47%)의 메모리를 공유하였으며, 메모리를 8개의 블록으로 분산시켜 사용되지 않는 부분의 전력 소모를 최소화 할 수 있도록 하였다. 또한, 움직임 보상기와 3차원 렌더링 가속기의 픽셀 프로세서를 공유하여 약 7%의 하드웨어면적을 감소 시켰다.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1497-1501
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• 2005

프로그램의 순차적인 실행 순서를 바꾸는 명령어를 분기 명령어라 하며, 분기는 마이크로프로세서의 파이프라인 정지를 일으켜 성능을 저하시키는 가장 큰 원인이 된다. 이에 따라 분기를 정확히 예측하여 다음 실행될 명령어를 제공한다면 마이크로프로세서의 자연스런 명령어의 실행 흐름은 끊어지지 않게 되고 이로써 논은 성능의 향상을 기대할 수 있게 된다. 분기 예측을 위해서는 분기 타겟 버퍼가 필수적이며, 분기 타겟 버퍼는 분기 예측 결과에 따라 다음에 실행할 명령어의 주소를 제공한다. 본 논문에서는 가상주소를 실제주소로 바꾸어 주는 TLB와 분기 타겟 버퍼가 각각 가지고 있는 태그 메모리를 함께 사용하는 구조를 제안한다. 이러한 공유 태그 구조의 이점은 2재의 태그 메모리를 하나로 공유함으로써 칩 면적의 감소를 꾀하고 더불어 분기 예측 속도를 향상시킬 수 있다는 점이다. 또한, 본 논문에서 제안된 구조는 주소로 사용되는 비트 수가 커지거나 여러 개의 명령어를 동시에 실행할 수 있는 구조에서 그 이점이 더욱 커지기 때문에 향후 개발되는 마이크로프로세서에서 유용하게 사용될 수 있을 것으로 기대된다.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.567-574
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• 2015

본 논문에서는 MCU(Micro Controller Unit) IC를 위한 50ns 256Kb EEPROM 회로를 설계하였다. 설계된 EEPROM IP는 기준전압을 이용한 차동증폭기 형태의 DB(Data Bus) 센싱 회로를 제안하여 읽기 동작시 데이터 센싱 속도를 빠르게 하였으며, DB를 8등분한 Distributed DB 구조를 적용하여 DB의 기생 커패시턴스 성분을 줄여 DB의 스위칭 속도를 높였다. 또한 기존의 RD 스위치 회로에서 5V 스위치 NMOS 트랜지스터를 제거함으로써 읽기 동작 시 BL의 프리차징 시간을 줄여 액세스 시간을 줄였고 데이터 센싱 시 DB 전압과 기준전압 간의 전압차 ${\Delta}V$를 0.2VDD 정도 확보하여 출력 데이터의 신뢰도를 높였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정으로 설계된 256Kb EEPROM IP의 액세스 시간은 45.8ns 이며 레이아웃 면적은 $1571.625{\mu}m{\times}798.540{\mu}m$이다.

• 전자공학회논문지
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• 제53권4호
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• pp.12-19
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• 2016

고속 열차에 무선 센서 네트워크를 구성하여 센서 데이터를 이용한 모니터링 시스템에 대한 연구들이 진행됨에 따라, 열차 외부와 내부 간의 통신 시에 발생하는 철도 무선 채널 특성에 대한 연구가 요구된다. 특히, 무선 채널에 다중경로 지연특성이 있는 경우 심볼간 간섭에 따른 성능 열화를 막기 위한 등화기 및 채널 추정기가 요구될 수 있다. 따라서, 본 논문에서는 실제 고속열차에서 IEEE 802.15.4 규격으로 구성되는 ZigBee 송수신기를 이용하여 수신신호를 측정하고, 측정된 수신신호를 분석하여 다중경로가 최대 두 개인 다중경로 지연특성을 확인하였다. 그리고, 확인 된 철도 환경에서 다중경로 지연특성을 고려하여, IEEE 802.15.4 데이터 칩 시퀀스 특성을 이용한 저복잡도의 채널 추정 기법을 제안하고, 제안 기법에 대한 복잡도 및 성능 오차 분석 후 적용 가능성을 검증하였다.

• 대한전자공학회논문지TC
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• 제41권12호
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• pp.61-68
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• 2004

무선 이동 통신은 고속의 이동성과 고속의 데이터 전송 능력을 요구하고 있다. 이러한 요구사항을 만족하기 위하여 물리계층에서 사용하는 모뎀 방식은 OFDM(Orthogonal Frequency Division Multiplex) 방식을 주로 사용한다. 앞으로 상용화되는 고속 무선 통신 방식에서 모뎀은 주로 IEEE 802.(11a, l6e, 등) 계열이 사용될 것이며, 물리레벨의 접속 방식에 구애받지 않는 가변적일 것을 요구하고 있다. 따라서 한 개의 모델에서 여러 가지 IEEE 802.(11a, 16e, 등) 계열 변조 및 복조 기능을 만족시키려면 다양한 크기의 IFFT(Inverse Fast Fourier Transform)/FFT(Fast Fourier Transform)를 수용할 수 있는 가변 포인트 IFFT/FFT 구조여야 한다. 본 논문에서는 재구성 가능한 IFFT/FFT 프로세서 설계 방법을 기술한다. 이 방법을 이용하면 재구성 가능한 모뎀을 실현할 수 있고 하나의 모뎀에서 서로 다른 OFDM 모뎀을 손쉽게 통합 할 수 있다.

• 전자공학회논문지S
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• 제36S권12호
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• pp.67-75
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• 1999

본 논문에서는 뛰어난 에너지 압축성능에 의해 영상압축을 포함한 여러 응용분야에서 널리 사용되고 있는 웨이브렛 변환 필터를 ASIC(Application Specific Intergrated Circuit) 설계하였으며, 동작 특성 및 성능은 Verilog-HDL(Hardware Discription Language)를 통해 구현 및 분석하였다. 본 논문에서 설계한 웨이브렛 변환 필터는 데이터의 처리 속도를 향상시키기 위해 라인메모리(line memory)를 사용하였다. 이는 일반적으로 fast-page mode로 DRAM 데이터를 읽고 쓸 때에 수평방향으로는 데이터의 입출력이 빠르게 행해지는 반면 수직방향으로는 수평방향에 비해 현저하게 입출력 속도가 떨어지게 되는 단점을 개선하기 위해서이다. 그 결과 칩의 크기가 커지는 반면 1 프레임 처리속도가 4.66ms로 TV 동영상 데이터 1 프레임 처리속도의 한계인 33ms를 충분히 만족하여 실시간 처리가 가능함을 알 수 있었다.