• 대한전자공학회논문지SD
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• 제44권10호
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• pp.7-16
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• 2007

본 논문에서는 다중프로세서 시스템 온 칩 설계를 효율적으로 하기 위한 한 설계 방법론 및 환경을 제시한다. 본 논문에서 제시하는 설계 환경은 SystemC로 작성된 프로세스 네트워크 모델을 입력으로 한다. 프로세스 네트워크 모델은 뛰어난 모델링 파워를 가지고 있지만 정적 분석이 불가능하기 때문에 시스템의 성능을 미리 예측하기가 힘들다는 단점이 있어서 실시간 시스템을 설계할 때 심각한 문제를 발생할 수도 있다. 따라서 본 논문에서는 이를 보완하기 위해서 주어진 프로세스 네트워크 모델을 자동으로 정적 분석이 가능한 모델로 바꾸는 방법을 제시한다. 또한, 설계 과정에서 초기에 효율적인 설계 공간 탐색을 위해서는 애플리케이션을 어떻게 타켓 아키텍처에 잘 매핑할 지 결정하는 문제가 아주 중요하다고 할 수 있다. 따라서 본 논문에서는 효율적인 매핑을 할 수 있도록 하는 알고리즘을 제시한다. 매핑 과정에서 정적 스케줄링 방법을 사용하여 시스템의 성능을 예측하게 되는데 본 논문에서 제시하는 알고리즘은 단일 버스 구조뿐만 아니라 다중 버스 구조에서도 성능 예측이 가능하도록 한다. 실험에서는 본 논문에서 제시한 방법으로 여러 멀티미디어 예제를 가지고 그들의 프로세스 네트워크 모델들이 성공적으로 정적 분석이 가능한 모델로 자동 변환됨을 보이고 이전 연구들과 비교하여 매핑 알고리즘의 효율성을 보인다.

• 정보과학회 논문지
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• 제43권3호
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• pp.296-303
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• 2016

시스템 자원과 가용한 전력량이 한정적인 모바일 실시간 시스템은 시간제약의 만족뿐만 아니라 시스템 부하가 높을 때는 시스템 자원을 최대한 활용하고 시스템 부하가 낮을 때는 에너지 소모량을 줄일 수 있어야 한다. 멀티프로세서 실시간 스케줄링 알고리즘인 EDZL(Earliest Deadline until Zero Laxity)은 높은 시스템 이용률을 가지고 있으나 에너지 절감기법에 대한 연구가 매우 적다. 본 논문은 멀티코어 플랫폼에서 EDZL 스케줄링의 동적 전압조절(DVFS) 기법을 다룬다. 본 논문은 full-chip DVFS 플랫폼을 위한 동일속도와 per-core DVFS 플랫폼을 위한 개별속도 산정 기법을 제안한다. EDZL 스케줄 가능성 검사에 기반을 둔 이 기법은 단순하지만 효과적으로 태스크들의 수행속도를 오프라인에 결정할 수 있다. 또한 모의실험을 통하여 제안한 기법이 효과적으로 에너지를 절감할 수 있음을 보인다.

• ETRI Journal
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• 제37권3호
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• pp.562-572
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• 2015

For a multiprocessor System-on-Chip (MPSoC) to achieve high performance via parallelism, we must consider how to partition a given application into different components and map the components onto multiple processors. In this paper, we propose a software pipeline-based partitioning method with cyclic dependent task management and communication optimization. During task partitioning, simultaneously considering computation load balance and communication optimization can cause interference, which leads to performance loss. To address this issue, we formulate their constraints and apply an integer linear programming approach to find an optimal partitioning result - one that requires a trade-off between these two factors. Experimental results on a reconfigurable MPSoC platform demonstrate the effectiveness of the proposed method, with 20% to 40% performance improvements compared to a traditional software pipeline-based partitioning method.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.699-708
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• 2006

버스 분할 기법은 통신이 많은 모듈들을 가까이 배치하고 필요한 버스 단편만 사용함으로 버스 에너지 소비를 줄인다. 그러나 MPSoC와 같은 다중 프로세서 플랫폼에서는 캐시 일관성을 유지하기 위하여 모든 프로세서에서 버스 트랜잭션을 알아야 하므로, 기존의 버스 분할 기법을 적용할 수 없다. 본 논문에서는 공유 메모리 기반의 MPSoC 플랫폼에서 버스 에너지를 절감시키기 위한 버스 분할 기법을 제안한다. 제안된 버스 분할 기법은 비 공유 메모리와 공유 메모리의 버스를 분할함으로써, 캐시 일관성을 유지하며 비 공유 메모리를 참조할 때 소비하는 버스 에너지를 최소화시킨다. 또한, 태스크별 버스 트랜잭션 횟수를 기반하여 태스크를 할당함으로써, 공유 메모리를 참조할 때 소비하는 버스 에너지를 절감시키는 캐시 일관성을 고려한 태스크 할당 기법을 제안한다. 시뮬레이션을 통한 실험에서 제안된 버스 분할 기법은 비 공유 메모리 참조시의 버스 에너지를 최대 83%까지 절감시키며, 태스크 할당 알고리즘은 공유 메모리 참조시의 버스 에너지를 최대 36%까지 절감시키는 효과가 있음을 보여준다. 그럼으로 다중 프로세서 시스템에서도 버스 분할 기법을 적용하여 버스 에너지 절감 효과를 볼 수 있으며, 캐시 일관성을 고려한 태스크 할당 기법을 통해 추가적으로 버스 에너지를 절감할 수 있음을 보여준다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.78-86
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• 2010

이 논문은 SDR 시스템용으로 개발된 기저대역 프로세서인 SODA-II를 활용하는데 필요한 프로그래밍 모델에 대한 것이다. SODA-II는 4개의 프로세서로 구성되는 멀티코어 시스템으로 한 코어에는 SIMD 데이터패스와 직렬 데이터패스가 모두 구현되어 있어 벡터 연산과 직렬 연산이 혼재하는 기저대역 신호처리 동작에 적합하다. SODA-II에 대한 프로그래밍 모델은 C 언어 라이브러리 형태를 가진다. 라이브러리 함수가 SODA-II의 SIMD 데이터패스를 구동시키는데 필요한 세부적인 제어동작을 모두 처리하므로 사용자는 SIMD 데이터패스 구조에 대한 자세한 이해 없이 기저대역 신호처리 알고리즘을 구현할 수 있다. 이 논문에서는 기저대역 신호처리의 핵심 연산들이 SODA-II에서 어떤 형태로 구현되는지 설명하고 응용의 예로 W-CDMA 다중 경로 탐색기와 OFDM 복호기 동작을 SODA-II에서 구현한 결과를 살펴본다.

• 한국산학기술학회논문지
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• 제14권2호
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• pp.858-867
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• 2013

본 연구에서는 MPSOC(Multiprocessor System-on-Chip) 환경의 소프트웨어적인 측면을 주 연구대상으로 하였고 범용 전문 프로그래머들에게 병렬 애플리케이션 프로그래밍을 위한 패턴언어를 제공한다면 병렬처리의 장점을 호소할 수 있을 것으로 보았다. 특히 자체적인 분류에 따른 Data, Tasks, Data flow 모델을 선별하고 그중 CUDA와 HOPES를 경험한 대상으로 Petri Net을 활용, 그들의 숙련도를 확인하는 과정을 포함한다. 각 영역의 숙련 정도, 서로 다른 모델에 대한 이해도를 실험을 통해 검증하였다. 페트리넷은 병렬프로그래밍의 설명에 용이한 모델로 특히 동시성과 병렬성을 설명하는데 탁월한 모형을 제시 할 수 있었다. 실험대상자들에게 페트리넷에 관한 4시간의 선행학습을 시킨 후 56명에게 실험을 실시하여 독립표본 t-검정을 수행했다. 비록 설정된 두 가지 가설이 지지되지 않았지만, 각 영역에서의 숙련자들이 Tasks 중심 혹은 Data 중심의 모형을 얼마나 상호 이해하는가를 판단 할 수 있었다.

• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.

• 한국통신학회논문지
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• 제36권11B호
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• pp.1329-1338
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• 2011

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템에서 집합통신은 프로세싱 노드의 통신포트 상태가 busy 혹은 free 인지를 고려하지 않고 MPI libray cell 에 의해서 점대점 통신으로 변환되어 진다. 만약 브로드캐스트 통신을 하는 동안에 간섭하는 점대점 통신이 있다면, 브로드캐스트 통신의 전송 속도는 저하된다. 따라서 본 논문에서는 각각의 프로세싱 노드의 상태를 고려하여 통신 순서를 결정하는 브로드캐스트 통신 알고리즘을 제안하였다. 제안하는 구조의 알고리즘은 각 프로세싱 노드의 상태에 따라, free 상태의 통신 포트를 가진 프로세싱 노드의 통신 포트에게 우선적으로 메시지를 송신하여 전체적인 집합통신 시간을 단축하였다. 본 연구에서 제안하는 브로드캐스트 통신을 위한 MPI 유닛은 SystemC로 모델링하여 평가하였다. 또한 본 구조는 16노드에서 브로드캐스트 통신의 성능을 최대 78% 향상시켰고, 이는 MPSoC(Multi-Processor System-on-Chip)의 전체적인 성능을 높이는데 유용하다.

• 정보와 통신
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• 제9권9호
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• pp.72-85
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• 1992

다수의 처리 장치가 실시간 실현에 필수적이라는 것이 많은 디지털 신호처리를 일정한 시간 내에 하기 위한 요구 조건이다. VLSI 기술이 발전함으로 많은 기능 장치로 구성된 컴퓨터 시스템을 설계하고, 실현하는 것이 가능하게 되었다. 일정한 시간내에 높은 처리 능력을 갖음으로서 디지털 신호처리에 응용할 수 있는 VLSI 구조를 연구하는데 데이터 통신의 요구량과 계산의 복잡성을 최소화 할 수 있는 알고리듬의 개발이 요구된다. 이 문제를 해결하는 방법으로 DLSI 시스템이나 적응 시스템을 모델로 하는 효과적인 알고리듬을 조사하고 , 이 알고리듬을 실현할 수 있는 VLSI구조와 연관된 멀티 프로세서 시스템을 개발하는데 본 연구의 목적이 있다. 본 연구에서는 실시간 2차원 신호처리를 할 수 있는 새로운 VLSI 구조를 제안했다. 이 VLSI 구조는 칩 내부에서 단일 처리 장치가 갖는 개념을 다수의 처리 장치를 사용하는 경우로 확장하였다. 이 VLSI 구조는 입력 데이타의 크기가 증가함에 따라서 복잡성과 입력당 계산의 수가 증가하지 않는다는 장점을 갖기 때문에 매우 큰 2차원 데이타를 실시간에 처리할 수 있다.