• 대한전자공학회논문지SD
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• 제45권4호
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• pp.21-26
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• 2008

본 논문에서는 Instantaneous locking 특성을 갖는 새로운 구조의 수동형 광가입자망용 622Mbps급 버스트모드 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 이 회로는 고속 클럭신호를 발생하는 위상고정루프 와 버스트모드에서의 클럭/데이터 복원회로 두 개의 블럭으로 구성되어 있다. 클럭/데이터 복원회로 에서는 위상고정루프의 클럭을 지연소자를 통해 7개의 서로 다른 클럭신호로 발생시킨다. 이 경우 광가입자망에 지터를 가지고 있는 신호가 입력되어도 항상 데이터의 중앙에 클럭이 정렬되도록 조정하여 최적의 샘플링 시점에서 데이터를 복원하게 된다. 제안한 구조에 대한 검증을 위하여 0.35umn-well CMOS 공정을 이용하여 회로의 동작을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제13권6호
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• pp.2479-2484
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• 2018

The filter bank multicarrier modulation (FBMC) technique is one of multicarrier modulation technique (MCM), which is mainly used to improve channel capacity of cognitive radio (CR) network and frequency spectrum access technique. The existing FBMC System contains serial to parallel converter, normal QAM modulation, Radix2 inverse FFT, parallel to serial converter and poly phase filter. It needs high area, delay and power consumption. To further reduce the area, delay and power of FBMC structure, a new clock gating technique is applied in the QAM modulation, radix2 multipath delay commutator (R2MDC) based inverse FFT and unified addition and subtraction (UAS) based FIR filter with parallel asynchronous self time adder (PASTA). The clock gating technique is mainly used to reduce the unwanted clock switching activity. The clock gating is nothing but clock signal of flip-flops is controlled by gate (i.e.) AND gate. Hence speed is high and power consumption is low. The comparison between existing QAM and proposed QAM with clock gating technique is carried out to analyze the results. Conversely, the proposed inverse R2MDC FFT with clock gating technique is compared with the existing radix2 inverse FFT. Also the comparison between existing poly phase filter and proposed UAS based FIR filter with PASTA adder is carried out to analyze the performance, area and power consumption individually. The proposed FBMC with clock gating technique offers low power and high speed than the existing FBMC structures.

• 한국콘텐츠학회논문지
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• 제9권7호
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• pp.76-85
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• 2009

높은 해상도를 갖는 UWB 신호는 무선 개인영역망에서 거리추정 및 위치추정에 사용된다. 이들 노드는 국부클럭으로 동작하고, 노드간의 클럭 주파수 차이는 이동노드의 위치를 추정하는 거리추정 알고리즘에 심각한 영향을 미친다. IEEE802.15.4a의 저속 UWB에서는 추가적인 망동기의 도움 없이 수행하는 TWR 및 SDS-TWR의 비동기 양방향 거리추정 방식을 기술하고 있으나 클럭 주파수차이의 영향을 없애지는 못하고 있다. 그러므로 UWB 물리기능에 두 노드의 수정발진기 주파수 차이를 추정하는 방식이 필요하다. 고속 UWB에서는 추적회로를 사용한 수정발진기 편이 추정이 표준에 별도로 요구되지 않고 있다. 그러나 잡음이 없는 환경에서는 노드간의 수정발진기 편이 추정이 가능하다. 본 논문에서는 상대주파수 편이를 사용하여 TWR 기반의 거리추정 수식을 유도하였으며, 이상적인 수식에서의 잔여 오차를 분석하였다. 또한 시뮬레이션으로 상대주파수 편이 알고리즘의 성능을 평가하고, TWR 횟수에 따른 거리추정오차를 분석하였다. 결과적으로 클럭 해상도가 낮더라도 다수의 TWR을 사용한 상대주파수 편이 보상 방식에 의하여 거리추정오차의 성능이 개선됨을 알 수 있다.

• 한국통신학회논문지
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• 제16권10호
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• pp.1001-1008
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• 1991

본 논문은 맨체스터 부호를 사용하는 네트워크(network) 시스템 뿐만 아니라 이동체(mobile) 통신과 디지털 통신 시스템에서 맨체스터 신호를 재생하기 위한 새로운 클럭복원(clock recovery) 알고리즘을 제안하고 제안한 알고리즘의 구현에 관한 연구이다. 제안된 클럭 복원 회로는 간단한 하드웨어 구성으로 중앙 천이를 식별하지 않고 중앙 천이와 변화가 없는 인접 비트간의 천이 각각에 대하여 양극에지(positive edge)와 부극에지(negative edge) 신호를 사용하여 분주기를 제어하여 복원하고자 하는 클럭에 2배에 해당하는 클럭을 먼저 복원하고 양극에지와 부극에지 감지기를 프리셋트 시킨후, 이 클럭을 2분주함으로써 원하는 클럭을 정확히 얻을 수 있음을 알았다. 본 논문에서 제시한 알고리즘의 타당성을 입증하기 위하여 현행의 FM 방송에 디지틀 데이터 신호를 다중화하여 전송 하는 방송계 뉴미디어 시스템인 RDS(Radio Data System)시스템에 제안된 알고리즘을 적용하여 제시한 알고리즘의 타당성을 입증하였다.

• 한국전자통신학회논문지
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• 제10권10호
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• pp.1123-1130
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• 2015

NoC는 SoC의 IP 코어들 사이에서 통신하는 시스템으로 기존의 버스 시스템이나 크로스바 상호연결 시스템보다 월등히 향상된 성능을 제공한다. 그러나 NoC의 송신부와 수신부 사이에서 데이터 이동 시에 송신부와 수신부 사이에 발생하는 불안정 상태(metastability)는 극복하기 위하여 동기회로가 필요하다. 본 논문에서는 신호 영역 발생기, 선택 신호 발생기와 데이터 버퍼로 구성된 새로운 위상차 동기회로를 설계하였다. 불안정 상태가 없는 선택구간을 구하기 위하여 전송된 클럭을 지연하는 회로가 사용되며, 전송클럭과 지역 클럭을 비교하여 선택신호를 발생한다. 제안된 위상차 동기회로는 선택신호 값에 의하여 지역클럭의 상승 또는 하강 모서리 중의 하나를 선택하여 불안정 상태를 제거한다. 모의실험 결과는 제안된 위상차 동기회로가 전송된 클럭과 지역 클럭의 어떤 위상차에서도 잘 동작하는 것을 보여 주었다.

• 한국멀티미디어학회논문지
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• 제10권3호
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• pp.348-357
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• 2007

제한된 전원으로 동작해야 하는 센서 노드의 수명 연장을 위하여, 에너지 효율적인 센서 노드의 동작에 대한 많은 연구가 진행되었다. 그들 중에는 주기적으로 무선 송수신 모듈을 활성화 / 비활성화 하면서 정보전달을 위하여 인접 노드가 깨어나는 시점에 대한 정보를 필요로 하는 기법들이 존재한다. 클락 동기는 이러한 기법들에서 무선 송수신 모듈의 활성화 / 비활성화 스케줄링을 위하여 필수적인 요소이다. 본 논문에서는 센서 망에서 전역 클락 동기를 위하여 제안된 비동기 평균 알고리즘을 기반으로 주기적인 무신 송수신 모듈 활성화 / 비활성화 기법에서의 클락 동기 방법을 제안한다. 구체적으로 본 논문은 (1) 초기 자율적인 망 구성 시점에 필요한 신속한 클락 동기 방법과 (2) 에너지 소모를 최소화한 주기적인 클락 동기 방법 및 (3) 두 가지 동기 방법들 간의 전환 시점 판단 방법을 제안한다. 시뮬레이션을 통하여 제안한 방법의 클락 오차 범위와 교환되는 메시지 수를 분석한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.593-599
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• 2007

PC based DVR이 점차 확산되고 있는 추세이다. 대부분의 DVR장치가 감시 및 보안업무에 이용되므로 정확한 시간정보제공이 필요하지만 여러 요인으로 인하여 정확한 시각을 유지하지 못하고 있는 실정이다. 정확한 시각정보를 제공하기 위해서는 부가장비를 통해 시각보정이 이루어 져야 한다. 경제성과 사용 환경 등을 고려하면 광역네트워크에 의존하지 않고서도 시각동기를 유지할 수 있는 GPS를 이용한 시스템이 가장 타당하다. 본 연구에서는 GPS의 시각 Data를 이용하여 PC Based DVR의 시스템시각을 정확하게 유지하는 시스템을 구현하고 실험을 통해 결과를 분석하기 위하여 1) GPS위성으로부터 시각정보를 수신하는 시각원 수신 모듈과 2) PC Based DVR에 제공하는 H/W Unit인 GPSW와 3) 이 장치와 통신하며 시각을 보정하는 Demon인 PCSW을 제작하여 PC시스템 시각을 UTC와 수ms 이내의 오차로 동기할 수 있도록 하고 결과를 측정하였다.

• 대한전자공학회논문지TC
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• 제40권10호
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• pp.79-88
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• 2003

링 구조형 광통신망에 적합한 완전 광 패킷 스위칭 시스템을 실험적으로 검증한다. 실험적 검증을 위해, 비디오 신호는 헤더와 페이로드로 구성된 광 패킷에 실리고, 완전 광 패킷 스위칭 노드에 전달된다. 전달된 광 패킷은 여러가지 완전 광 프로세서에 의해 처리되는데, 그들은 완전 팡 헤더 처리기, 패킷-레벨 클럭 추출기, 비트-레벨 클럭 추출기, 데이타 형태 변환기 등으로 구성되어 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• 반도체디스플레이기술학회지
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• 제18권3호
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• pp.42-46
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• 2019

In this paper, we introduce the novel idea to improve parallel test efficiency of semiconductor test. The idea includes the test interface card consisting of NoC structure able to transmitting test data regardless of ATE speed. We called the scheme "Multi-Clock" mode. In the proposed mode, because NoC can spread over the test data in various rates, many semiconductors are tested in the same time. We confirm the proposed idea will be promising through a FPGA board test and it is important to find a saturation point of the Multi-Clock mode due to the number of test chips and ATE channels.