• 전자공학회논문지CI
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• 제47권5호
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• pp.35-40
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• 2010

NAND 플래시 메모리는 기존의 HDD 보다 빠른 접근 속도, 저전력 소비, 진동에 대한 내성 등의 이점을 바탕으로 PDA를 비롯한 여러 모바일 장치부터, 임베디드 시스템, PC에 이르기까지 사용 영역이 넓어지고 있다. DiskSim을 비롯한 HDD 시뮬레이터들이 다양하게 개발되어 왔으며, 이를 바탕으로 소프트웨어 또는 하드웨어에 대한 개선점을 찾아냄으로써 유용하게 사용되었다. 하지만 NAND 플래시 메모리나, SSD에 대해서는 리눅스 기반의 몇 개의 시뮬레이터만이 개발되었으며, 실제 스토리지 장치나 PC등이 사용되는 운영체제가 윈도우즈인 것을 고려하면 윈도우즈 기반의 NAND Flash 시뮬레이터가 꼭 필요하다고 볼 수 있다. 본 논문에서 개발한 NAND Flash FTL 성능 분석을 위한 시뮬레이터인 NFSim은 윈도우즈 운영체제에서 구동되는 시뮬레이터로, NAND 플래시 메모리 모델 및 FTL 알고리즘들은 각각 윈도우즈 드라이버 모델 및 클래스로 제작되어 확장성이 용이하고, 각 알고리즘의 성능을 측정한 데이터는 그래프를 통해 표시되므로, 별도의 툴을 사용할 필요가 없다.

• 전자공학회논문지
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• 제50권6호
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• pp.122-130
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• 2013

메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.

• 정보와 통신
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• 제28권9호
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• pp.58-68
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• 2011

본 고에서는 최근 다양한 분야에서 활용되고 있는 NAND flash 메모리 소자를 위한 오류정정 방식에 대한 동향을 소개하고자 한다. 먼저, NAND flash 메모리의 오류가 발생하는 원인을 소개하고 현재 사용되고 있는 오류정정 부호들의 소개 및 가까운 미래의 NAND flash 메모리에서 예상되는 오류 발생원인 및 이에 대처하기 위해 연구가진행 중인 오류정정 부호설계기술들에 대하여 소개하고자 한다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.7-14
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• 2009

NAND 플래시 메모리를 이용한 카드가 보편화되어 이제는 대량의 멀티미디어 데이터를 모두 저장할 수 있는 수준에 이르렀다. 하지만 NAND 플래시 셀(cell)의 느린 동작으로 인하여 대량의 데이터를 빠르게 전송하기에는 많이 부족한 수준이다. 즉 대량의 멀티미디어 데이터를 NAND 플래시 메모리 카드로 전송할 경우 많은 시간이 걸리는 단점이 있다. 이에 본 논문에서는 데이터 전송률을 높이기 위한 새로운 하드웨어 및 소프트웨어의 구조를 제안한다. 제안하는 구조에서는 기존의 직렬 처리(serial processing) 기법과 다른, 다중 처리(multiprocessing) 기법을 사용하였다. 제안된 구조를 이용하여 VIP(Virtual IP) 환경에서 시뮬레이션하고 FPGA 보드환경에서 최종 실험하였다. 실험 결과 VIP환경에서는 160MB/s의 다운로드 성능을 볼 수 있었으며, FPGA 보드환경에서는 85.3MB/s의 다운로드 성능을 볼 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.121-129
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• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• 한국컴퓨터정보학회논문지
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• 제24권8호
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• pp.9-17
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• 2019

In this paper, we propose a block mapping technique applicable to NAND flash memory. In order to use the NAND flash memory with the operating system and the file system developed on the basis of the hard disk which is mainly used in the general PC field, it is necessary to use the system software known as the FTL (Flash Translation Layer). FTL overcomes the disadvantage of not being able to overwrite data by using the address mapping table and solves the additional features caused by the physical structure of NAND flash memory. In this paper, we propose a new mapping method based on the block mapping method for efficient use of the NAND flash memory. In the case of the proposed technique, the data modification operation is processed by using a blank page in the existing block without using an additional block for the data modification operation, thereby minimizing the block unit deletion operation in the merging operation. Also, the frequency of occurrence of the sequential write request and random write request Accordingly, by optimally adjusting the ratio of pages for recording data in a block and pages for recording data requested for modification, it is possible to optimize sequential writing and random writing by maximizing the utilization of pages in a block.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권7호
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• pp.515-519
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• 2009

센서 노드의 활용 분야가 점차 다양화되는 추세이므로 활용 분야에 적합한 다양한 데이터 수집 방법이 요구된다. 데이터의 실시간 감시가 불필요한 경우 수집과 동시에 전송을 수행하는 현재의 데이터 수집 방법은 불필요한 전력 소모 및 데이터 손실을 발생시킬 수 있다. 데이터를 수집한 노드가 데이터를 저장하고 질의에 의해 필요한 데이터를 획득하는 새로운 방법이 요구된다. NAND 플래시는 에너지 효율성이 좋고 대용량화가 쉬워 앞으로의 센서 노드용 저장소로 적합하다. 센서 노드는 4${\sim}$10 KByte의 적은 메모리를 지원하고 NAND 플래시는 덮어쓰기가 불가하고 쓰기 제한이 있어 효율성이 뛰어난 파일 시스템의 구축은 어렵다. 본 논문은 센서 노드 환경에서 대용량 NAND 플래시 파일 시스템의 설계에 대해 논한다. 파일 시스템은 전송 비용을 줄여 보다 장시간 동안의 데이터 수집을 가능하게 한다. 앞으로 다양한 분야에 적용되어 센서 네트워크 환경에서 핵심 구실을 할 것으로 예상한다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• 디지털콘텐츠학회 논문지
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• 제16권4호
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• pp.535-543
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• 2015

현재 NAND 플래시 메모리기반 저장장치는 NAND 플래시 메모리의 단점을 감추고 장점을 극대화해 나가며 그 활용 영역을 지속적으로 넓혀왔다. 특히, 이러한 저장장치는 NAND 플래시 메모리의 고유한 특성인 "쓰기 전 지우기" 특성을 감추기 위하여 내부적으로 플래시 변환 계층(Flash Translation Layer)이라 불리는 소프트웨어 계층을 포함하고 있다. 플래시 변환 계층은 호스트로부터 요청된 데이터를 관리하기 위한 메타데이터를 포함하며, 메타데이터는 호스트의 요청들을 처리하기 위해 자주 접근되는 데이터이므로 내부 메모리에 저장되어 관리된다. 따라서 메모리에 저장된 메타데이터는 전원손실이 발생하게 되는 경우 모두 소멸되므로, 메타데이터를 주기적으로 저장하고 초기화 과정을 통해 메타데이터를 메모리에 적재할 수 있는 메타데이터 관리 정책이 필요하다. 따라서 우리는 메타데이터 관리의 핵심 요구사항을 모두 만족하면서 효율적으로 동작하는 메타데이터 관리 정책을 제안하며, 실험을 통해 제안하는 기법의 효율성을 증명하였다.

• 대한임베디드공학회논문지
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• 제18권1호
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• pp.31-40
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• 2023

Recent advances in flash technologies, such as 3D processing and multileveling schemes, have successfully increased the flash capacity. Unfortunately, these technology advances significantly degrade flash's reliability due to a smaller cell geometry and a finer-grained cell state control. In this paper, we propose an asymmetric BER-aware reliability optimization technique (aBARO), new flash optimization that improves the flash reliability. To this end, we first reveal that bit errors of 3D NAND flash memory are highly skewed among flash cell states. The proposed aBARO exploits the unique per-state error model in flash cell states by selecting the most error-prone flash states and by forming narrow threshold voltage distributions (for the selected states only). Furthermore, aBARO is applied only when the program time (tPROG) gets shorter when a flash cell becomes aging, thereby keeping the program latency of storage systems unchanged. Our experimental results with real 3D MLC and TLC flash devices show that aBARO can effectively improve flash reliability by mitigating a significant number of bit errors. In addition, aBARO can also reduce the read latency by 40%, on average, by suppressing the read retries.