• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1830-1832
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• 1999

고에너지 이온주입(1)에 기인한 격자 손상 발생 및 열처리에 따라 이들의 회복이 어느정도 가능한지에 대하여 측정 및 분석방법을 통하여 조사하였다. 그리고 본 실험에서는 이온주입시 형성되는 빈자리 결함(Vacancy defect)과 격자간 결함(interstitial defect)의 재결할(recombination)을 이용 점결합(point defect)를 감소 시킬 수 있는 effective RTA조건을 설정하여 well 특성을 개선하고자 하였다. 8inch p-type Si(100)기판에 pad oxide 100A을 형성한 후 NMOS 형성하기 위해 vtn${\sim}$p-well과 PMOS 형성을 위해 vtp$\sim$n-well을 이온주입 하였다. Mev damage anneal은 RTA(2)(Rapid Thermal Anneal)로 $1000\sim1150C$ 온도에서 $15\sim60$초간 spilt 하여 실험후 suprem-4 simulation data를 이용하여 실제 SIMS측정 분석결과를 비교하였으며 이온주입에 의해 발생된 격자손상이 열처리후 damage 정도를 알아보기 위해 T.W(Therma-Wave)을 이용하였으며 열처리후 면저항값은 4-point probe를 사용하였다. 이온주입후 열처리 전,후에 따른 불순물 분포를 SIMS(Secondary ion Mass Spectrometry)를 이용하여 살펴보았다. SIMS 결과로는 열처리 온도 및 시간의 증가에 따라서 dopant확산 및 활성화는 큰차이는 보이지 않고 오히려 감소하는 경향을 볼 수 있으며 또한 접합깊이와 농도가 약간 낮아지는 것을 볼 수 있었다. 결점(defect)을 감소시키기 위해서 diffusivity가 빠른 임계온도영역($1150^{\circ}C$-60sec)에서 RTA를 실시하여 dopant확산을 억제하고 점결점(point defect)의 재결합(recombination)을 이용하여 전위 (dislocation)밀도를 감소시켜 이온주입 Damage 및 면저항을 감소 시켰다. 이와 같은 특성을 process simulation(3)(silvaco)을 통하여 비교검토 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.48-48
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• 2009

최근 빠른 동작속도와 고 집적도를 얻기 위해 metal oxide semiconductor field effect transistor (MOSFET) 의 크기는 계속 해서 줄어들고 있다. 동시에 게이트의 절연층도 얇아지게 된다. 절연층으로 사용되는 $SiO_2$ 의 두께가 2nm 이하로 얇아 지게 되면 터널링에 의해 누설 전류가 발생하게 된다. 이 문제를 해결하기 위해 $SiO_2$ 를 대체할 고유전체 물질의 연구가 활발하다. 고유전체 물질 중에는 $ZrO_2,\;Al_2O_3,\;HfO_2$ 등이 많이 연구 되어 왔다. 하지만 유전상수 이외에 band gap energy, thermodynamic stability, recrystallization temperature 등의 특성이 좋지 않아 대체 물질로 문제점이 있다. 이를 보안하기 위해 산화물을 합금과 결합시키면 서로의 장점들이 합쳐져 기준들을 만족하는 물질을 만들 수 있고 $HfAlO_3$가 그 중 하나이다. Al를 첨가하는 이유는 문턱전압을 낮추기 위해서다. $HfAlO_3$는 유전상수 18.2, band gap energy 6.5 eV, recrystallization temperature 800 $^{\circ}C$이고 열역학적 특성이 안정적이다. 게이트 절연층은 전극과 기판사이에 적층구조를 이루고 있어 이방성인 드라이 에칭이 필요하고 공정 중 마스크물질과의 선택비가 높아야한다. 본 연구는 $HfAlO_3$박막을 $BCl_3/Ar,\;N_2/BCl_3/Ar$ 유도결합 플라즈마를 이용해 식각했다. 베이스 조건은 RF Power 500 W, DC-bias -100 V, 공정압력 15 mTorr, 기판온도 40 $^{\circ}C$ 이다. 가스비율, RF Power, DC-bias, 공정 압력에 의한 마스크물질과 의 선택비를 알아보았다.

• 센서학회지
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• 제9권2호
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• pp.113-119
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• 2000

정류수 내 수소 가스를 감지할 수 있는 Pd 박막을 가진 Pd/Pt 게이트 MISFET 수소센서를 제조하였다. 감지게이트 MISFET와 기준 게이트 MISFET의 차동형 센서로 제작하여 MOSFET 고유의 드리프트를 최소화하였다. 수소유입으로 인한 드리프트는 $Si_3N_4/SiO_2$의 이중 게이트 절연막으로 줄였고, 수소에 의한 Pd의 격자 팽창에 의해 생기는 블리스터는 Pt을 넣어서 제거하였다. Pd 박막을 수소 여과기로 사용한 Pd/Pt 게이트 MISFET 센서로 측정한 결과 $0{\sim}500\;ppm$ 사이에서 선형적인 출력 특성을 얻을 수 있었다. 30 일간 $50^{\circ}C$의 정류수 속에서 장기안정도를 측정하였다. 전체적으로 감지 FET의 게이트 전압은 35 mV 상승하였고, 기준 FET는 48 mV 상승하여 안정한 특성을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.240-250
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• 2010

Double Gate MOSFETs (DG MOSFETs) with doping in one or two thin layers of an otherwise intrinsic channel are simulated to obtain the transport characteristics, threshold voltage and leakage current. Two different device structures- one with doping on two layers near the top and bottom oxide layers and another with doping on a single layer at the centre- are simulated and the variation of device parameters with a change in doping concentration and doping layer thickness is studied. It is observed that an n-doped layer in the channel reduces the threshold voltage and increases the drive current, when compared with a device of undoped channel. The reduction in the threshold voltage and increase in the drain current are found to increase with the thickness and the level of doping of the layer. The leakage current is larger than that of an undoped channel, but less than that of a uniformly doped channel. For a channel with p-doped layer, the threshold voltage increases with the level of doping and the thickness of the layer, accompanied with a reduction in drain current. The devices with doped middle layers and doped gate layers show almost identical behavior, apart from the slight difference in the drive current. The doping level and the thickness of the layers can be used as a tool to adjust the threshold voltage of the device indicating the possibility of easy fabrication of ICs having FETs of different threshold voltages, and the rest of the channel, being intrinsic having high mobility, serves to maintain high drive current in comparison with a fully doped channel.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.657-663
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• 2016

In this work, a novel silicon (Si) based floating body synaptic transistor (SFST) is studied to mimic the transition from short-term memory to long-term one in the biological system. The structure of the proposed SFST is based on an n-type metal-oxide-semiconductor field-effect transistor (MOSFET) with floating body and charge storage layer which provide the functions of short- and long-term memories, respectively. It has very similar characteristics with those of the biological memory system in the sense that the transition between short- and long-term memories is performed by the repetitive learning. Spike timing-dependent plasticity (STDP) characteristics are closely investigated for the SFST device. It has been found from the simulation results that the connectivity between pre- and post-synaptic neurons has strong dependence on the relative spike timing among electrical signals. In addition, the neuromorphic system having direct connection between the SFST devices and neuron circuits are designed.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.163-163
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• 1999

MOSFET, MESFET 그리고 MODFET는 Logic ULSIs, high speed ICs, RF MMICs 등에서 중요한 역할을 하고 있으며, 그것의 gate electrode, contact, interconnect 등의 물질로는 refractory metal을 이용한 CoSi2, MoSi2, TaSi2, PtSi2, TiSi2 등의 효과를 얻어내고 있다. 그중 TiSi2는 비저항이 가장 낮고, 열적 안정도가 좋으며 SAG process가 가능하므로 simpler alignment process, higher transconductance, lower source resistance 등의 장점을 동시에 만족시키고 있다. 최근 소자차원이 scale down 됨에 따라 TiSi2의 silicidation 과정에서 C49 TiSi2 phase(high resistivity, thermally unstable phase, larger grain size, base centered orthorhombic structure)의 출현과 그것을 제거하기 위한 노력이 큰 issue로 떠오르고 있다. 여러 연구 결과에 따르면 PAI(Pre-amorphization zimplantation), HTS(High Temperature Sputtering) process, Mo(Molybedenum) implasntation 등이 C49를 bypass시키고 C54 TiSi2 phase(lowest resistivity, thermally stable phase, smaller grain size, face centered orthorhombic structure)로의 transformation temperature를 줄일 수 있는 가장 효과적인 방법으로 제안되고 있지만, 아직 그 문제가 완전히 해결되지 않은 상태이며 C54 nucleation에 대한 physical mechanism을 밝히진 못하고 있다. 본 연구에서는 증착 시 기판온도의 변화(400~75$0^{\circ}C$)에 따라 silicon 위에 DC/RF magnetron sputtering 방식으로 Ti/Si film을 각각 제작하였다. 제작된 시료는 N2 분위기에서 30~120초 동안 500~85$0^{\circ}C$의 온도변화에 따라 RTA법으로 각각 one step annealing 하였다. 또한 Al을 cosputtering함으로써 Al impurity의 존재에 따른 영향을 동시에 고려해 보았다. 제작된 시료의 분석을 위해 phase transformation을 XRD로, microstructure를 TEM으로, surface topography는 SEM으로, surface microroughness는 AFM으로 측정하였으며 sheet resistance는 4-point probe로 측정하였다. 분석된 결과를 보면, 고온에서 제작된 박막에서의 C54 phase transformation temperature가 감소하는 것이 관측되었으며, Al impuritydmlwhswork 낮은온도에서의 C54 TiSi2 형성을 돕는다는 것을 알 수 있었다. 본 연구에서는 결론적으로, 고온에서 증착된 박막으로부터 열적으로 안정된 phase의 낮은 resistivity를 갖는 C54 TiSi2 형성을 보다 낮은 온도에서 one-step RTA를 통해 얻을 수 있다는 결과와 Al impurity가 존재함으로써 얻어지는 thermal budget의 효과, 그리고 그로부터 기대할 수 있는 여러 장점들을 보고하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.347.2-347.2
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• 2014

최근, 비정질 산화물 반도체 thin film transistor (TFT)는 수소화된 비정질 실리콘 TFT와 비교하여 높은 이동도와 큰 on/off 전류비, 낮은 구동 전압을 가짐으로써 빠른 속도가 요구되는 차세대 투명 디스플레이의 TFT로 많은 연구가 진행되고 있다. 한편, 기존의 Thin-Film-Transistor 제작 시 우수한 박막을 얻기 위해서는 $500^{\circ}C$ 이상의 높은 열처리 온도가 필수적이며 이는 유리 기판과 플라스틱 기판에 적용하는 것이 적합하지 않고 높은 온도에서 수 시간 동안 열처리를 수행해야 하므로 공정 시간 및 비용이 증가하게 된다는 단점이 있다. 이러한 점을 극복하기 위해 본 연구에서는 간단하고, 낮은 제조비용과 대면적의 박막 증착이 가능한 용액공정을 통하여 박막 트랜지스터를 제작하였으며 thermal 열처리와 microwave 열처리 방식에 따른 전기적 특성을 비교 및 분석하고 각 열처리 방식의 열처리 온도 및 조건을 최적화하였다. P-type bulk silicon 위에 산화막이 100 nm 형성된 기판에 spin coater을 이용하여 Al-Zn-Sn-O 박막을 형성하였다. 그리고, baking 과정으로 $180^{\circ}C$의 온도에서 10분 동안의 열처리를 실시하였다. 연속해서 Photolithography 공정과 BOE (30:1) 습식 식각 과정을 이용해 활성화 영역을 형성하여 소자를 제작하였다. 제작 된 소자는 Junctionless TFT 구조이며, 프로브 탐침을 증착 된 채널층 표면에 직접 접촉시켜 소스와 드레인 역할을 대체하여 동작시킬 수 있어 전기적 특성을 간단하고 간략화 된 공정과정으로 분석할 수 있는 장점이 있다. 열처리 조건으로는 thermal 열처리의 경우, furnace를 이용하여 $500^{\circ}C$에서 30분 동안 N2 가스 분위기에서 열처리를 실시하였고, microwave 열처리는 microwave 장비를 이용하여 각각 400 W, 600 W, 800 W, 1000 W로 15분 동안 실시하였다. 그 결과, furnace를 이용하여 열처리한 소자와 비교하여 microwave를 통해 열처리한 소자에서 subthreshold swing (SS), threshold voltage (Vth), mobility 등이 비슷한 특성을 내는 것을 확인하였다. 따라서, microwave 열처리 공정은 향후 저온 공정을 요구하는 MOSFET 제작 시의 훌륭한 대안으로 사용 될 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.184-184
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• 2011

반도체 전자 소자의 초고집적회로(VLSI, Very Large Scale Integrated Circuit)가 수년간 지속됨에 따라 실리콘 기반으로 하는 MOSFET 성능의 한계에 도달하게 되었다. 재료 물성, 축소, 소자 공정 등에 대한 원인으로 이를 극복하고자 하는 재료와 성능향상에 관한 연구가 진행되고 있다. 이에 기존 시스템의 전자의 전하 정보만을 응용하는 것이 아니라 전자의 스핀 정보까지 고려하는 스핀트로닉스 연구분야가 주목을 받고 있다. Spin-FET는 스핀 주입, 스핀 조절, 스핀측정 등으로 나뉘어 연구되고 있으며 이 중 스핀 주입의 효율 향상이 우선시 해결되어야 한다. 일반적으로 스핀 주입 과정에서 소스가 되는 강자성체와 스핀 확산 거리가 긴 반도체 물질과의 Conductance mismatch가 문제되고 있다. 이에 자성 반도체는 근본적인 문제를 해결하고 반도체와 자성체의 특성을 동시에 나타내는 물질로써, Si과 Ge (4족) 등의 반도체뿐만 아니라, GaAs, InP (3-5족), ZnO, ZnTe (2-6족) 등의 반도체 또한 많은 연구가 이루어지고 있다. 자성 반도체에서 해결해야 할 가장 큰 문제는 물질이 자성을 잃는 Curie 온도를 상온 이상으로 높이는 것이다. 이에 본 연구는 전이금속이 도핑된 4족 Si 반도체 박막을 성장하고 후처리 공정을 통하여 나타나는 구조적, 자기적 특성을 연구하였다. 펄스 레이저 증착 방법을 통하여 p-type Si 기판위에 전이금속 Fe이 도핑된 박막을 500 nm 로 성장하였다. 성장 온도는 $250^{\circ}C$로 하였고, 성장 분압은 $3 {\times}10^{-3}$Torr 로 유지하며 $N_2$ 가스를 사용하였다. 구조적 결과를 보기 위해 X선 회절 분석과 원자력 현미경 결과를 확인하였고, 자기적 특성을 확인하기 위해 저온에서 초전도 양자 간섭계로 조사하였다. XRD를 통해 (002)면, (004)면의 Si 기판 결정을 보았으며, Fe 관련된 이차상이 형성됨을 예측해 보았다. ($Fe_3Si$, $Fe_2Si$ 등) 초전도 양자 간섭계에서 20 K에서 측정한 이력 현상을 관찰하고, 온도변화에 따른 전체 자기모멘트를 관찰하였으며 이는 상온에서도 강자성 특성이 나타남을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.6-7
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• 2008

Current sensing in power semiconductors involves sensing of over-current in order to protect the device from harsh conditions. This technique is one of the most important functions in stabilizing power semiconductor device modules. The sense FET is very efficient method with low power consumption, fast sensing speed and accuracy. In this paper we have analyzed the characteristics of proposed sense FET and optimized its electrical characteristics to apply conventional 450V power MOSFET devices by numerical and simulation analysis. The proposed sense FET has the n-drift doping concentration $1.5\times10^{14}cm^{-3}$, size of $600{\mu}m^2$ with 4.5 $\Omega$, and off-state leakage current below 50 ${\mu}A$. We offer the layout of the proposed sense FET to process actually. The offerd design and optimization methods is meaningful, which the methods can be applied to the power devices having various breakdown voltages for protection.

• Transactions on Electrical and Electronic Materials
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• 제12권6호
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• pp.262-266
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• 2011

A simulation study of a current-mode direct current (DC)-DC boost converter is presented in this paper. This converter, with a fully-integrated power module, is implemented by using bipolar complementary metal-oxide semiconductor (BiCMOS) technology. The current-sensing circuit has an op-amp to achieve high accuracy. With the sense metal-oxide semiconductor field-effect transistor (MOSFET) in the current sensor, the sensed inductor current with the internal ramp signal can be used for feedback control. In addition, BiCMOS technology is applied to the converter, for accurate current sensing and low power consumption. The DC-DC converter is designed with a standard 0.35 ${\mu}m$ BiCMOS process. The off-chip inductor-capacitor (LC) filter is operated with an inductance of 1 mH and a capacitance of 12.5 nF. Simulation results show the high performance of the current-sensing circuit and the validity of the BiCMOS converter. The output voltage is found to be 4.1 V with a ripple ratio of 1.5% at the duty ratio of 0.3. The sensing current is measured to be within 1 mA and follows to fit the order of the aspect ratio, between sensing and power FET.