• Journal of Advanced Marine Engineering and Technology
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• v.30 no.2
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• pp.311-318
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• 2006

In this study, the performance tests for single and dual micro processor configurations are performed to investigate how the accelerated OpenGL components and applications are dependent on processor configurations. At present, many major providers of the engineering graphics workstations have recommended that multiprocessors are better than single processor. However, we confirmed that the single processor configuration is more faster and more effective than competitive configurations and suggested the economic method to improve the performance of the engineering graphics workstations.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.32B no.5
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• pp.693-701
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• 1995

In most application programs, loops usually comprise most of the computation in a program and are the most important source of parallelism. When loops are executed on multiprocessors, the cross iteration data dependences need to be enforced by synchronization between processors. Existing synchronization schemes have been studied mainly on the loop with constant dependence distance. When these schemes are applied to the loop with variable dependence distance, there exists lots of overhead by the use of unnecessary synchronization variables and execution of unuseful synchronization instructions. Even though there exist various variable synchronization schemes, they have a lot of run-time overhead to compute synchronization information. In this paper, we present a new synchronization scheme, Synch-Free/Synch-Hold for managing synchronization efficiently on the loop with constant and variable dependence distance.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.31B no.10
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• pp.1-10
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• 1994

In most application programs, loops usually contain most of the computation in a program and are the most improtant source of parallelism. When loops are executed on multiprocessors, the cross iteration data dependences need to be enforced by synchronization between processors. In this paper, we propose a new synchronization scheme(Free/Hold) for reducing overgeads occured by synchronization variables in data oriented scheme and delay of time occured by synchronization instruction in statement oriented scheme. The Free/Hold mechanism enforces the correct execution order by inserting synchronization instruction between each instance with data dependence relationship using the RD(Real dependence Distance). We also present an algorithm for removing unnecessary dependences in one-to-many dependences.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.6-8
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• 1999

세그먼트 디렉토리는 CC-NUMA (Cache Coherent Non-Uniform Memory Access)시스템의 전체 벡터와 포인터의 장점만을 가지는 새로운 형태의 디렉토리 요소이다. 포인터가 하나의 프로세서 위치만을 가리키는데 비해, 세그먼트 디렉토리는 복수 개이 프로세서들을 한 번에 가리킬 수 있으면서, 포인터처럼 작은 단위로 사용가능하다. 본 논문에서는 세그먼트 디렉토리를 제한 디렉토리 방법들에 적용하여 디렉토리 넘침의 횟수를 줄인다. 기존의 방법들이 디렉토리 넘침 후의 효율적인 캐쉬 일관성 유지 기법을 제시했던 것에 비해, 세그먼트 디렉토리는 디렉토리 넘침 자체를 제거하는 최초의 시도이다. 디렉토리 넘침의 제거로 CC-NUMA 시스템 대역폭 요구량이 줄어들고, 프로그램 수행이 가속되며, 디렉토리 제어기 점유가 대폭 감소된다. Tango-Lite를 사용한 실행 구동 시뮬레이션을 통하여 세그먼트 디렉토리가 약 80%까지의 디렉토리 넘침을 제거한 것을 확인하였고, 이에 따르는 시스템 성능 향상을 분석하였다.

• Journal of Korea Society of Industrial Information Systems
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• v.3 no.1
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• pp.79-92
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• 1998

일반 병렬처리 시스템(General Purpose Multiprocessors) 과는 달리, 병렬 트랜잭션(Transaction)처리 시스템의 성능은 메모리의 계층구조와 입출력 시스템의 구조 등에 크게 영향을 받는 특징을 갖는다. 본 논문은 입출력 노드의 성능 분석에 주안점을 두고 전체 시스템에서의 입출력 노드의 개수, 병렬 디스크의 개수 및 상호연결망(Interconnection Network)과의 접속을 제공하는 스위치의 처리 용량 등의 인수들이 SPAX 병렬 트랜잭션 처리 시스템의 성능에 미치는 영향에 대한 분석 내용을 기술한다. 본 연구에서는 벤치마크로는 병렬 트랜잭션 시스템의 성능 평가에 주로 사용되고 있는 TPC-C 벤치마크를 사용하며 모의 입력(Synthetic workload)을 통한 성능분석을 수행하였다. 본 연구는 입출력 노드에 부하가 많이 걸릴 경우 패킷을 크리에 따라 시스템의 성능에 큰 영향을 미치며, 반면에 입출력노드내의 상호연결망의 접속을 제공하는 XNIF 의 데이터 버퍼 개수의 증가는 시스템의 성능 향상에 전혀 기여를 하지 않음을 보여준다. 이는 시스템의 성능향상을 위해서는 패킷 전송 경로상의 모든 시스템 요소의 성능 향상이 병행되어야 함을 보여준다. 마지막으로는 프로세싱노드와 입출력노드의 처리능력의 균형이 병렬 트랜잭션시스템의 설계에 있어서 매우 중요하다는 점을 보여준다.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 1997.11a
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• pp.165-180
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• 1997

일반 병렬 처리 시스템(General Purpose Multiprocessors)과는 달리, 병렬 트랜잭션(Transaction) 처리 시스템의 성능은 메모리의 계층구조와 입출력 시스템의 구조 등에 크게 영향을 받는 특징을 갖는다. 본 논문은 입출력 노드의 성능 분석에 주안점을 두고 전제 시스템에서의 입출력 노드의 개수, 병렬 디스크의 개수 및 상호연결망(Interconnection Network)과의 접속을 제공하는 스위치의 처리 용량 등의 인수들이 SPAX 병렬 트랜잭션처리 시스템의 미치는 성능의 평가 및 분석에 대한 연구 내용 기술한다. 본 연구에서는 벤치마크로는 병렬 트랜잭션 시스템의 성능 평가에 주로 사용되고 있는 TPC-C 벤치마크를 사용하며 모의 입력(Synthetic workload)을 통한 성능분석을 수행하였다. 본 연구는 입출력노드에 부하가 많이 걸릴 경우 패킷의 크기에 따라 시스템의 성능에 큰 영향을 미치며, 반면에 입출력 노드내의 상호연결망의 접속(Interface)을 제공하는 XNIF의 데이터 버퍼 개수의 증가는 시스템의 성능 향상에 기여를 하지 않음을 보여준다. 이는 시스템의 성능향상을 위해서는 패킷 전송 경로상의 모든 시스템 요소의 성능 향상이 병행되어야 함을 보여준다. 마지막으로 프로세싱노드와 입출력노드의 처리능력의 균형이 병렬 트랜잭션 시스템의 설계에 있어서 매우 중요함을 보여준다.

• Journal of Korean Institute of Industrial Engineers
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• v.24 no.4
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• pp.591-600
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• 1998

The scheduling of parallel computing systems consists of two procedures, the assignment of tasks to each available processor and the ordering of tasks in each processor. The assignment procedure is same with a clustering. The clustering is classified into linear or nonlinear according to the precedence relationship of the tasks in each cluster. The parallel computing system can be modeled with a Directed Acyclic Graph(DAG). By the granularity theory, DAG is categorized into Coarse Grain Type(CDAG) and Fine Grain Type(FDAG). We suggest the linear clustering method for the scheduling of CDAG using the genetic algorithm. The method utilizes a properly that the optimal schedule of a CDAG is one of linear clustering. We present the computational comparisons between the suggested method for CDAG and an existing method for the general DAG including CDAG and FDAG.

• The Transactions of the Korea Information Processing Society
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• v.6 no.5
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• pp.1362-1372
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• 1999

Ray-tracing algorithm can synthesize photo-realistic image, but its computational cost is high. Fast image synthesis based on ray-tracing is one of the most important topics in computer graphics. There are two methods for high speed ray-tracing. First this paper discusses various load distribution and scheduling of multiprocessor for high sped ray-tracing. Then this paper proposes load distribution strategies based on them, implements and evaluates it on multiprocessor. The experiment results show that the proposed method can solve the unbalanced load problem of dynamic load distribution, and scan line method and dot method among a kind of static load distribution strategies disperse the load efficiently.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.370-372
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• 2002

다중처리기 상에서 실시간 태스크 스케줄링에 대한 연구가 현재 많이 수행되고 있지만, 주로 Pfair(P-fairness)와 EDF(Earliest Deadline First) 알고리즘에 대한 연구이다. Pfair는 이론적인 연구에 초점을 두고 있으며, EDF는 처리기들을 효율적으로 이용하지 못하는 문제점을 가지고 있다. 본 논문에서는 다중처리기 상의 주기적인 실시간 태스크 집합을 대상으로, LLA(Least Laxity Algorithm) 알고리즘이 높은 스케줄링 가능성(schedulability)을 가짐을 먼저 보인다. 다음으로 기존 알고리즘들의 문제점을 보완하기 위해 EDF와 LLA를 결합한 ED/LL(Earliest Deadline/Least Laxity)이라는 알고리즘을 제시한다. ED/LL은 LLA보다 문맥교환 횟수는 적고 EDF보다 스케줄링 가능성이 높으며, 구현 오버헤드도 크지 않다.

• Journal of Power Electronics
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• v.19 no.6
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• pp.1449-1457
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• 2019

This paper presents two voltage domain stacking topologies for powering integrated digital loads such as multiprocessors or 3D integrated circuits. Pairs of loads and capacitors are connected in series to form a stack of voltage domains. The voltage is balanced by switching the position of the capacitors in one case and the position of the loads in the other case. This method makes the voltage regulation robust to large differential load power consumption. The first configuration can be named the load stacking topology. The second configuration can be named the capacitor stacking topology. This paper aims at proposing and comparing these two topologies. Models of both topologies and a switching scheme are presented. The behavior, control scheme, losses and overall performance are analyzed and compared theoretically in simulation and experiments. Experimental results show that the capacitor stacking topology has better performance with a 30% voltage ripple reduction.