• 한국멀티미디어학회논문지
• /
• 제15권1호
• /
• pp.81-86
• /
• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 한국통신학회논문지
• /
• 제27권3C호
• /
• pp.256-262
• /
• 2002

본 논문에서는 sign estimation technique (3)을 기초로 한 radix-4 모듈라 곱셈 알고리즘을 제안한다. Sign estimation technique은 carry와 sum의 형태로 표현되는 수에서 부호를 알아내는 것이다. 이 방법은 5비트 carry look-ahead adder로 구현이 가능하다. RSA와 같은 암호화 시스템에서는 모듈라 곱셈이 하드웨어의 성능을 좌우한다. 제안한 알고리즘은 modulus가 n 비트인 경우, 모듈라 곱셈 수행시 일반적인 알고리즘의 약 반 클럭 (n/2+3) 사이클만 필요하다. 그래서 매우 큰수의 modulus 사용하는 RSA 암호시스템에서 모듈라 멱승 연산에 매우 효율적이다. 또한 모듈라 곱셈의 하드웨어 성능을 향상하기 위해, CSA (Carry Save Adder)의 맨 마지막 출력에 사용되는 CPA (Carry Propagation Adder) 대신 고속 덧셈기(7)를 사용하였다. 모듈라 멱승 계산이 n 클럭이 소요되는 RL binary 방법을 적용하여 1024 비트 데이터를 RSA 암호화하는데 n(n/2+3) 클럭 사이클만 소요된다.

• 사물인터넷융복합논문지
• /
• 제6권2호
• /
• pp.25-29
• /
• 2020

타원곡선 암호 알고리즘은 RSA 공개키 알고리즘에 비해 짧은 키의 길이와 적은 통신 부하 때문에 IoT 환경에서 인증용으로 많이 사용되고 있다. 타원곡선 암호 알고리즘의 핵심연산인 스칼라 곱셈이 안전하게 구현되지 않으면, 공격자가 단순 전력분석이나 차분 전력분석을 사용하여 비밀 키를 찾을 수 있다. 본 논문에서는 스칼라 난수화와 타원곡선점 가리기를 함께 적용하고, 연산의 효율성이 크게 떨어지지 않으며 전력분석 공격법에 대응하는 결합 난수 타원곡선 스칼라 알고리즘을 제안한다. 난수 r과 랜덤 타원곡선 점 R에 대해 변형된 Shamir의 두 배 사다리 알고리즘을 사용하여 타원곡선 스칼라 곱셈 kP = u(P+R)-vR을 계산한다. 여기에서 위수 n=2^l±c일 때, 2^lP=∓cP를 이용하여 l+20 비트 정도의 u≡rn+k(modn)과 ν≡rn-k(modn)를 구한다.

• 한국정보통신학회논문지
• /
• 제10권2호
• /
• pp.328-332
• /
• 2006

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastrovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다. 비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 본 논문에서는 Mastrovito의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다.

• 한국초등수학교육학회지
• /
• 제18권1호
• /
• pp.1-17
• /
• 2014

초등학교에서 곱셈의 교환법칙의 지도는 $3{\times}4=12$, $4{\times}3=12$와 같이 $a{\times}b$와 $b{\times}a$ 의 값을 계산하고 실제로 그 값이 같은지를 확인하는 활동을 바탕으로 하는 것이 보통이다. 이 논문에서는 첫째로, 순수이성비판에 나타난 수학적 지식에 관한 칸트의 견해를 바탕으로, 곱셈의 교환법칙의 취급 방법을 비판적으로 고찰한다. 칸트에 의하면, 수학적 지식은 선험성과 도식성이라는 특징을 지니고 있다. 두 곱셈의 계산 결과를 비교하는 방법은 선험성과 도식성이라는 수학적 지식의 특성을 충족하지 못한다. 칸트의 관점에서 볼 때, $a{\times}b$를 $b{\times}a$ 로 변환하는 필연적이고 일반적인 도식이 드러나게 교환법칙을 취급하는 것이 적절하다. 둘째로, 곱셈의 교환법칙의 도식과 관련된 기본구성단위로의 분배 전략은 (자연수)${\times}$(10의 거듭제곱), 몫 분수 맥락에서 분수의 복합적 의미, 분수의 곱셈과 같은 학습 내용을 관통하는 일반적인 성격의 것임을 논한다. 끝으로, 이상의 두 논의를 바탕으로 초등 수학교과서에서 곱셈의 교환법칙이 다루어지는 방식을 비판적으로 고찰한다.

• 전자공학회논문지B
• /
• 제31B권3호
• /
• pp.60-68
• /
• 1994

In this paper, the multiplicative algorithm of two polynomials over finite field GF(($p^{m}$) is presented. Using the presented algorithm, the multiple-valued multiplier of the serial input-output modular structure by CCD is constructed. This multiple-valued multiplier on CCD is consisted of three operation units: the multiplicative operation unit, the modular operation unit, and the primitive irreducible polynomial operation unit. The multiplicative operation unit and the primitive irreducible operation unit are composed of the overflow gate, the inhibit gate and mod(p) adder on CCD. The modular operation unit is constructed by two mod(p) adders which are composed of the addition gate, overflow gate and the inhibit gate on CCD. The multiple-valued multiplier on CCD presented here, is simple and regular for wire routing and possesses the property of modularity. Also. it is expansible for the multiplication of two elements on finite field increasing the degree mand suitable for VLSI implementation.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.801-804
• /
• 2005

In this paper, we designed an 8-bit color adjustor for SDTV using Verilog HDL. The conversion block requires a lot of multiplication. So we adopted Booth algorithm to reduce amount of operation and processing time. To improve speed, we designed the system output as parallel structure. We synthesized the designed system using Xilinx ISE and verified the operation through simulation using Modelsim.

• 대한수학회지
• /
• 제46권6호
• /
• pp.1179-1192
• /
• 2009

In this note we give a new generalization of the notions of $Pr{\ddot{U}}fer$ domain and PvMD which uses quasi semistar invertibility, the "quasi P$\star$MD", and compare them with the P$\star$MD. We show in particular that the problem of when a quasi P$\star$MD is a P$\star$MD is strictly related to the problem of the descent to subrings of the P$\star$MD property and we give necessary and sufficient conditions.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 춘계종합학술대회
• /
• pp.778-781
• /
• 2007

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA 프로세서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트 * 32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128 비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적곱셈 연산기를 구현하였다. 구현된 누적곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA 프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다.

• 한국정보통신학회논문지
• /
• 제12권1호
• /
• pp.65-70
• /
• 2008

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA프로세서는 기본 워드를 128비트로 하고 곱셈 곁과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트${\times}$32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적 곱셈 연산기를 구현하였다. 구현된 누적 곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다