• 사물인터넷융복합논문지
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• 제6권1호
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• pp.97-102
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• 2020

사물인터넷 환경에서 다중 객체의 스위치 제어는 고전압을 구동하기 위해 레벨 시프터가 있는 여러 솔리드 스테이트 구조로써 낮은 ON 저항과 양방향 릴레이 MOS 스위치를 통합했으며 외부 직렬 논리 제어에 의해 독립적으로 제어되어야 한다. 이 장치는 의료용 초음파 이미지 시스템, 잉크젯 프린터 제어 등의 IoT 기기뿐만 아니라, 켈빈 4 단자 측정을 사용한 PCB 개방 / 단락 및 누출 테스트 시스템과 같은 저전압 제어 신호에 의한 고전압 스위칭 제어가 필요한 응용 제품에 사용하도록 설계되었다. 이 논문에서는 FPGA (Field Programmable Gate Array) 테스트 패턴 생성을 사용한 아날로그 스위치 제어 블록의 구현 및 검증에 대하여 고찰하였다. 각 블록은 Verilog 하드웨어 설명 언어를 사용하여 구현된 후 Modelsim에 의해 시뮬레이션 되고 FPGA 보드에서 프로토타입화 되어 적용되었다. 제안된 아키텍처는 IoT 환경에서 여러개의 개체들을 동시에 제어하여야 하는 분야에 적용할 수 있으며 유사 형태의 IC를 테스트하기 위해 제안된 패턴 생성 방법을 적용할 수 있다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1846-1850
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• 2005

This paper presents a constrained-based routing (CBR) algorithm called, Dynamic Possible Path per Link (D-PPL) routing algorithm, for MultiProtocol Label Switching (MPLS) networks. In MPLS on-line routing, future traffics are unknown and network resource is limited. Therefore many routing algorithms such as Minimum Hop Algorithm (MHA), Widest Shortest Path (WSP), Dynamic Link Weight (DLW), Minimum Interference Routing Algorithm (MIRA), Profiled-Based Routing (PBR), Possible Path per Link (PPL) and Residual bandwidth integrated - Possible Path per Link (R-PPL) are proposed in order to improve network throughput and reduce rejection probability. MIRA is the first algorithm that introduces interference level avoidance between source-destination node pairs by integrating topology information or address of source-destination node pairs into the routing calculation. From its results, MIRA improves lower rejection probability performance. Nevertheless, MIRA suffer from its high routing complexity which could be considered as NP-Complete problem. In PBR, complexity of on-line routing is reduced comparing to those of MIRA, because link weights are off-line calculated by statistical profile of history traffics. However, because of dynamic of traffic nature, PBR maybe unsuitable for MPLS on-line routing. Also, both PPL and R-PPL routing algorithm we formerly proposed, are algorithms that achieve reduction of interference level among source-destination node pairs, rejection probability and routing complexity. Again, those previously proposed algorithms do not take into account the dynamic nature of traffic load. In fact, future traffics are unknown, but, amount of previous traffic over link can be measured. Therefore, this is the motivation of our proposed algorithm, the D-PPL. The D-PPL algorithm is improved based on the R-PPL routing algorithm by integrating traffic-per-link parameters. The parameters are periodically updated and are dynamically changed depended on current incoming traffic. The D-PPL tries to reserve residual bandwidth to service future request by avoid routing through those high traffic-per-link parameters. We have developed extensive MATLAB simulator to evaluate performance of the D-PPL. From simulation results, the D-PPL improves performance of MPLS on-line routing in terms of rejection probability and total throughput.

• 한국철도학회논문집
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• 제19권3호
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• pp.297-303
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• 2016

본 논문은 철도차량에 사용되는 보조전원장치(APS)의 고효율화 및 경량화를 위한 방안으로 새로운 철도차량용 보조전원장치의 회로 구조를 제안한다. 제안하는 회로 구조는 기존의 보조전원장치 전력변환 흐름에서 중복 수행되고 있는 전력변환 단계를 단순화 하여, 스위치 소자의 부담을 경감하고 수동소자의 크기를 줄여 전력밀도를 높이는 것을 목적으로 하고 있다. 본 연구에서 제안하는 회로 구조는 기존 철도차량용 보조전원장치에 널리 이용되는 멀티레벨 컨버터를 기본 회로로 하고 있으며, 기존 회로의 1차 측 구조에 커패시터 소자를 추가하여 전력변환 스위치의 소프트스위칭 조건을 용이하게 하는 효과를 얻음과 동시에 추가되는 커패시터를 별도의 저전압 전원소스로 활용하고자 한다. 판토그래프 단에 위치하는 새로운 전원소스를 활용하여 철도차량에 탑재되는 배터리 충전용 컨버터의 에너지를 직접 공급받음으로써, 기존 주 전력변환 컨버터 용량 및 사이즈가 절감되는 효과를 얻을 수 있을 뿐만 아니라 전력변환 단계의 축소로 에너지 변환 효율도 향상되는 효과를 얻을 수 있다. 본 연구에서는 도시철도차량에서 사용되는 보조전원장치의 스펙을 적용하여 제안하는 회로를 디자인하고 타당성을 검증하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.148-156
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• 2013

본 논문에서는 디지털 제어부를 공유하며, 회로 동작시간의 분배 방식을 통해 다중 출력을 지원하는 SMPS를 제안한다. 제안된 회로는 Pseudo Relaxation Oscillating 기법의 DPWM 발생기를 사용한다. 제안된 SMPS는 회로의 동작시간 분배 방식을 사용하여 기존의 DPWM 발생기에서 문제가 되는 큰 면적의 디지털 로직 컨트롤러를 공유하는 형태이기 때문에 칩 면적과 효율 측면에서 큰 이점을 가지지만, 각 DPWM 발생기의 실시간 제어가 어려우며 불안정한 출력 전압을 공급할 수 있다는 단점을 가진다. 이를 해결하기 위해 본 논문에서는 동작시간 분배 방식으로 인해 동작클록이 인가되지 않은 DPWM 발생기들의 출력전압을 실시간으로 피드백 받아 안정된 출력 전압을 공급할 수 있는 실시간 전류 보정 기법을 제안한다. 제안된 SMPS를 100MHz의 내부 제어 동작 주파수와 10MHz 스위칭 주파수로 동작시킬 시, 소모되는 내부 코어 회로의 최대 전류는 4.9mA이며, 출력 버퍼를 포함한 전체 시스템의 전력 소모는 30mA이다. 또한 800mA, 100KHz의 load current regulation 조건으로 시뮬레이션 시, 3.3V 출력전압에 대한 최대 리플 전압은 11mV, Over/Undershoot voltage는 각각 10mV, 19.6mV 이다. 코어 회로의 크기는 $700{\mu}m{\times}800{\mu}m$의 작은 면적으로 구현가능하다. 제안된 회로는 Dong-bu Hitek BCD $0.35{\mu}m$ 공정을 이용한 시뮬레이션을 통해 검증되었다.

• 한국철도학회논문집
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• 제19권5호
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• pp.617-628
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• 2016

본 논문은 철도차량의 추진용 유입식 변압기 및 AC/DC 컨버터를 대체하기 위한 지능형 변압기의 구조를 제안한다. 제안된 지능형 변압기는 반도체 스위칭 소자 및 고주파 변압기를 사용한 양방향 전력 변환 컨버터의 형태로써, 기존 변압기에 비해 경량화 되고, 역률 제어 등의 능동적인 제어 성능으로 인해 단상 계통 전원의 효율적인 활용을 가능하게 한다. 제안하는 지능형 변압기는 60Hz 교류 고전압을 직류 고전압으로 변환하기 위한 정류단으로 Neutral point clamped type 의 H-bridge 컨버터를 여러 개 직렬 연결해 구성했다. 직류로 변환된 입력단 전력은 고주파 변압기와 Neutral point clamped type H-bridge 컨버터 2개로 구성된 Dual-Active-Bridge 컨버터를 이용해 출력측에 필요한 저전압을 공급할 수 있도록 했다. 또한, 본 논문에서는 다수의 컨버터 모듈 내부 직류단 전압을 균형제어하며, 단상 교류 전원에서 직류 출력 전원간의 양방향 전력 제어를 가능하게 하는 제어 알고리즘을 제안한다. 제안한 지능형 변압기의 구조 및 제어 시스템은 75kVA 급 3.3kVrms 입력, 750VDC 출력의 지능형 변압기를 설계 및 회로 시뮬레이션 결과를 통해 검증했다.

• Journal of Power Electronics
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• 제18권2호
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• pp.558-572
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• 2018

In addition to its modular nature, a Hybrid Modular Multilevel Converter (HMMC) assembled from half-bridge and full-bridge sub-modules, is able to block DC faults with a minimum number of switching devices, which makes it attractive for high power applications. This paper introduces a control strategy based on the Root-Least Square (RLS) algorithm to estimate the capacitor voltages instead of using direct measurements. This action eliminates the need for voltage transducers in the HMMC sub-modules and the associated communication link with the central controller. In addition to capacitor voltage balancing and suppression of circulating currents, a fault tolerant control unit (FTCU) is integrated into the proposed strategy to modify the parameters of the HMMC controller. On advantage of the proposed FTCU is that it does not need extra components. Furthermore, a fault detection unit is adapted by utilizing a hybrid estimation scheme to detect sub-module faults. The behavior of the suggested technique is assessed using PSCAD offline simulations. In addition, it is validated using a real-time digital simulator connected to a real time controller under various normal and fault conditions. The proposed strategy shows robust performance in terms of accuracy and time response since it succeeds in stabilizing the HMMC under faults.

• 융합보안논문지
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• 제13권4호
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• pp.19-25
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• 2013

백본(코어) 네트워크에서 유연하고 안정적인 품질이 보장되는 서비스 제공에 대한 요구가 폭발적으로 증가하면서 이러한 요구를 수용하기 위해 제어평면의 프로토콜로 MPLS/GMPLS가 도입되었다. GMPLS 기반 제어평면에서 경로계산 및 상호연동 기능은 최적의 서비스 품질을 제공하기 위한 핵심기술 중의 하나이다. 이를 위해 IETF에서는 Path Computation Element (PCE) 구조를 제안하였다. PCE는 경로계산 전용의 네트워크 요소이며 경로계산을 요청하는 Path Computation Clients (PCC) 와 경로계산을 수행하는 PCE 간의 통신은 PCE 프로토콜 (PCEP)을 이용한다. 본 논문은 PCE 기반 경로계산 구조에 대해서 살펴보고 이를 기반으로 PCEP 설계 및 구현을 위한 몇 가지 요소를 제시하였다. 우선 본 논문에서는 PCEP Finite State Machine (FSM)을 포함하여 각 상태에서 필요한 동작 요소를 정리하였다. 또한 본 논문에서는 PCEP에서 제공하는 통신 채널을 효과적으로 제어하기 위한 내부/외부 인터페이스를 더불어 제안하였다.