• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.321-324
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• 2010

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어를 이용한 다양한 병렬화 기법들이 제안되고 있다. 모바일 환경에서도 멀티코어 구조를 적용한 프로세서들이 등장하면서 병렬화 기법들이 연구되고 있다. 하지만, 아직까지 모바일 환경에서의 CPU의 성능은 한계가 있다. 이를 병렬처리와 실수 연산이 뛰어난 GPGPU(General-Purpose computing in Graphics Processing Units)를 멀티코어 구조로 설계함으로써 다른 전용 하드웨어의 추가 없이 성능을 향상 시킬 수 있다. 본 논문에서는 모바일 환경에 적합하게 설계된 멀티코어 GPGPU를 이용하여 H.264 디코더의 Inverse Quantization, Inverse DCT, Color Space Conversion 모듈을 구현하였다. 멀티코어 GPGPU를 이용한 H.264 전체 시스템 동작 시 50%의 성능 향상이 있었다.

• 대한치과보존학회:학술대회논문집
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• 대한치과보존학회 2008년도 Spring Scientific Meeting(the 129th) of Korean Academy if Conservative Dentistry
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• pp.169-176
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• 2008

본 연구는 이중 중합형 복합레진에서 재료의 두께, 충전방법 및 중합방법에 따른 중합도를 미세경도 시험을 이용하여 측정하고자 하였다. 이중 중합형 복합레진으로는 MultiCore Flow (Ivovlar Vivadent AG, Schaan, Liechtenstein)와 Bis-Core (Bisco Inc. Schaumburg IL, USA)를 사용하였다. 시편의 제작은 각각 두께가 2 (단일충전). 4 (단일충전), 6 (단일충전과 적층충전), 8 (단일충전과 적층충전) mm의 Teflon mold에 재료를 주입한 다음 할로겐 광중합기 (Optilux 501 Kerr, Danbury, USA)를 사용하여 광중합하거나 암실에서 30분 동안 기다린 후(자가 중합) Teflon mold에서 제거하였다. 제거한 시편은 $37^{\circ}C$ 증류수에 24시간 동안 보관한 후 각 시편의 윗면과 아랫면을 2000번 연마제와 PoGo system (Dentsply, Konstanz, Germany)을 이용하여 마무리하였다. Digital microhardness tester (FM-7, Future-Tech Corp., Tokyo, Japan)를 이용하여 경도값(Knoop hardness number)을 측정하였으며 윗면의 경도값/아랫면의 경도값을 이용하여 경도비를 계산하였다. 계측치는 one-way ANOVA로 통계 분석 후 사후검정은 Scheffe 다중비교법을 이용하였다. 이중 중합형 복합레진의 중합도에 대한 두께의 영향을 보면 재료에 따라 다른 결과를 보였다. 2, 4, 6 mm군에서는 MultiCore Flow와 Bis-Core 모두 두께에 의한 영향을 받지 않았지만 8 mm 군에서는 MultiCore Flow의 아랫면에서 다른 두께의 군보다 낮은 경도값을 보였다. 충전방법에 따른 중합도의 차이를 보면 재료의 두께나 재료에 따라 다른 결과를 보였다. 6 mm 군에서는 단일충전군과 적층충전군 사이에 차이를 보이지 않았으나, 8 mm 군에서는 Bis-Core에서는 차이가 없는 반면 MultiCore Flow에서는 단일충전한 군이 적층충전한 군보다 낮은 경도비를 보였다. 중합방법에 따른 중합도의 차이를 보면, 재료에 따라 다른 결과를 보였다. Bis-Core의 경우에는 윗면과 아랫면 모두에서 이중 중합 시킨군이 자가 중합시킨 군보다 높은 경도값을 보였다. 그러나 MultiCore Flow의 경우, 윗면에서는 이중중합 시킨 군이 더 높은 경도값을 보였지만 아랫면에서는 더 낮은 값을 보였다. 따라서 본 연구의 결과에 따르면 코어용 이중 중합형 복합레진을 깊은 와동에 충전할 경우 적층충전이 추천되며, 또한 광중합을 해줌으로써 더 좋은 물리적 성질을 기대할 수 있을 것으로 사료된다.

• 한국인터넷방송통신학회논문지
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• 제12권3호
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• pp.9-13
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• 2012

최근에 이르러, 과거 수퍼스칼라 프로세서의 하드웨어 복잡도와 전력소모 문제를 극복하기 위하여 멀티코어 프로세서가 상용화 되어 널리 이용되고 있다. 이러한 멀티코어 프로세서의 설계 초기 단계에서는 광범위한 모의실험을 수행하는 것이 매우 중요하다. 그러나 기존의 실행 위주(execution-driven)의 멀티코어 프로세서 모의실험기는 속도가 느리다는 단점이 있다. 본 논문에서는 이것을 극복하기 위하여 빠른 속도를 갖는 명령어 자취형 (trace-driven) 멀티코어 프로세서 모의실험기를 개발하였으며, 이것을 이용하여 2 개에서 16 개까지의 멀티코어 프로세서에 대하여 SPEC 2000 벤치마크를 입력으로하여 모의실험을 수행하였다. 모의실험 결과, 16개의 코어를 이용하는 멀티코어 프로세서에서 평균 4.1 IPC의 성능과 단일코어 대비 13.3 배의 성능 향상을 기록하였다.

• 대한임베디드공학회논문지
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• 제11권1호
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• pp.1-8
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• 2016

We proposed a load unbalancing scheduling method for energy-efficient multi-core embedded systems considering DVFS (Dynamic Voltage/Frequency Scaling) power consumption and task characteristics. It is a new kind of scheduler which combines load balancing and load unbalancing technique. The purpose of the method is to effectively utilize energy without much effect in performance. In this paper, we conduct experiments on energy consumption and performance using the previous load balancing and unbalancing techniques and our proposed technique. The proposed technique reduced energy consumption more than 13.7% when compared to other algorithms. As a result, the proposed technique shows low energy consumption without much decline in the performance and is adequate for energy-efficient multi-core embedded systems.

• Journal of Computing Science and Engineering
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• 제5권4호
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• pp.283-287
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• 2011

Due to the proliferation of software parallelization on multi-core CPUs, the number of concurrently executing processes is rapidly increasing. Unlike processes running in a server environment, those executing in a multi-core desktop or a multi-core mobile platform have various correlations. Therefore, it is crucial to consider correlations among concurrently running processes. In this paper, we exploit the property that for a given created location in the binary image of the parent process, the average running time of child processes residing in the run-queue differs. We claim that this property can be exploited to improve the overall system performance by running processes that have a relatively short running time before those with a longer running time. Experimental results verified that the running time was actually improved by 11%.

• Journal of Computing Science and Engineering
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• 제5권1호
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• pp.1-18
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• 2011

As the first step toward real-time multi-core computing, this paper presents a novel approach to bounding the worst-case performance for threads running on multi-core processors with shared L2 instruction caches. The idea of our approach is to compute the worst-case instruction access interferences between different threads based on the program control flow information of each thread, which can be statically analyzed. Our experiments indicate that the proposed approach can reasonably estimate the worst-case shared L2 instruction cache misses by considering the inter-thread instruction conflicts. Also, the worst-case execution time (WCET) of applications running on multi-core processors estimated by our approach is much better than the estimation by simply assuming all L2 instruction accesses are misses.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2006년도 춘계학술대회 논문집
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• pp.381-382
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• 2006

The mechanical behaviors of multi-layered foam core sandwich composite were investigated through a 3-point bending test. The sandwich specimens were obtained from sandwich panel consisting of aluminum faces and urethane foam core. Three types of sandwich specimens such as a single structure, a double structure and a triple structure were considered. The span of sandwich specimens were varied from 170mm to 350mm. According to the results, the flexural and shear properties of multi-layered sandwich composite were found to be higher than those of single-layered sandwich composite.

• Journal of Information Processing Systems
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• 제8권2호
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• pp.331-346
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• 2012

Task-based programming is becoming the state-of-the-art method of choice for extracting the desired performance from multi-core chips. It expresses a program in terms of lightweight logical tasks rather than heavyweight threads. Intel Threading Building Blocks (TBB) is a task-based parallel programming paradigm for multi-core processors. The performance gain of this paradigm depends to a great extent on the efficiency of its parallel constructs. The parallel overheads incurred by parallel constructs determine the ability for creating large-scale parallel programs, especially in the case of fine-grain parallelism. This paper presents a study of TBB parallelization overheads. For this purpose, a TBB micro-benchmarks suite called TBBench has been developed. We use TBBench to evaluate the parallelization overheads of TBB on different multi-core machines and different compilers. We report in detail in this paper on the relative overheads and analyze the running results.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2015년도 추계학술대회
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• pp.147-148
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• 2015

This paper proposes a tile level rate control for High Efficiency Video Coding (HEVC). The proposed tile level rate control is designed by considering the multi-core platform of tile in HEVC. The proposed tile level rate control allocates the number of bits for each tile based on the predetermined weight generated from the current picture level rate control. According to the experimental results, the proposed tile level rate control for HEVC on multi-core platform loses negligibly the bitrate accuracy about 0.07% on average over the reference software HM-14.0.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2005년도 금형가공,미세가공,플라스틱가공 공동 심포지엄
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• pp.13-16
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• 2005

For mass production, usually injection mold has multi-cavity which is filled through geometrical balanced runner system. Despite geometrical balanced runner system, filling imbalances between cavity to cavity have always been observed. These filing imbalances are one of the most significant factors to affect quality of plastic parts when molding plastic parts in multi-cavity injection mold. Filling imbalances are results from non-symmetrical shear rate distribution within melt as it flows through the runner system. It has been possible to decrease filling imbalance by optimizing processing conditions, but it has not completely eliminated this phenomenon during injection molding processing. This paper presents a solution of these filling imbalances through using 'runner core pin'. The runner core pin which is developed in this study creates a symmetrical shear distribution within runner. As a result of using runner core pin, a remarkable improvement in reducing filling imbalance was confirmed.