• ETRI Journal
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• 제32권1호
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• pp.1-10
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• 2010

In this paper, we present a fast Fourier transform (FFT) processor with four parallel data paths for multiband orthogonal frequency-division multiplexing ultra-wideband systems. The proposed 128-point FFT processor employs both a modified radix-$2^4$ algorithm and a radix-$2^3$ algorithm to significantly reduce the numbers of complex constant multipliers and complex booth multipliers. It also employs substructure-sharing multiplication units instead of constant multipliers to efficiently conduct multiplication operations with only addition and shift operations. The proposed FFT processor is implemented and tested using 0.18 ${\mu}m$ CMOS technology with a supply voltage of 1.8 V. The hardware- efficient 128-point FFT processor with four data streams can support a data processing rate of up to 1 Gsample/s while consuming 112 mW. The implementation results show that the proposed 128-point mixed-radix FFT architecture significantly reduces the hardware cost and power consumption in comparison to existing 128-point FFT architectures.

• 전자공학회논문지
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• 제54권7호
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• pp.29-35
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• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.101-109
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• 2017

This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.

• 대한임베디드공학회논문지
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• 제6권4호
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• pp.243-248
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• 2011

A FFT/IFFT processor is the key component for orthogonal frequency division multiplexing (OFDM) systems based IEEE 802.11n wireless local area network (WLAN). There exists many radix algorithms according to the structure of butterfly as FFT sub-module, each has the pros and cons on hardware complexity. Here, mixed radix algorithms for 64 and 128 FFT/IFFT processors are proposed, which reduce hardware complexity by using mixture of radix-23 and radix-4 algorithms. The proposed algorithm finish calculation within 3.2${\mu}s$ in order to meet IEEE 802.11n standard requirements and it has less hardware complexity compared with conventional algorithms.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.454-460
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• 2003

본 논문에서는 RNS 시스템 상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘을 제안한다. 모듈러 감소를 위해서 새로운 테이블 참조 방식을 사용한다. 테이블 참조시 RNS 시스템이 비 가중치 시스템이므로 대수 비교를 비교하기 위해서 MRS 시스템을 이용한다. 제안한 곱셈 알고리즘은 RNS 컴퓨터 상에서 상대적으로 계간하기 쉬운 MRS 시스템을 사용함으로써 대수 비교를 효율적으로 수행할 수 있다. 기존의 RNS 시스템 상에서 테이블 감소를 이용한 모듈러 곱셈 알고리즘과 비교시 전체 테이블의 크기를 1/2로 줄일 수 있고, 산술 연산도 2ㅣ 개의 프로세서를 사용하여 0(ι) 만에 수행할 수 있다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1025-1031
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• 2007

본 논문에서는 송수신 안테나가 각각 4개인 MIMO-OFDM 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. MIMO-OFDM 시스템의 기본은 다중 데이터 패스의 전송이므로 기존의 SISO-OFDM 시스템의 FFT 프로세서를 MIMO-OFDM 시스템에 그대로 적용하면 하드웨어 복잡도가 데이터 패스의 수에 선형적으로 증가하게 된다. 따라서 MIMO-OFDM 시스템에 맞도록 저면적의 다채널 FFT 프로세서가 요구된다. 제안된 FFT 프로세서는 다채널 MDC구조를 갖기 때문에 MIMO-OFDM 시스템의 다중 데이터 패스를 효과적으로 처리할 수 있으며, mixed radix 기법을 통한 효율적인 radix 분해를 이용하여 비단순 승산의 수를 감소시켰다. 제안된 구조를 갖는 FFT 프로세서는 HDL을 사용하여 설계된 후 0.18um CMOS 셀 라이브러리를 이용하여 설계되었다. 논리합성 결과, 4채널 radix-4 Multipath Delay Commutator (R4MDC) FFT 프로세서와 비교시 약 25%의 하드웨어가 감소함을 확인하였다. FFT 프로세서는 전체 MIMO-OFDM 시스템에서 약 30% 정도를 차지하는 커다란 블록이기 때문에, 제안된 FFT프로세서는 MIMO-OFDM 시스템의 하드웨어 복잡도를 감소시키는데 큰 공헌을 할 수 있다.

• 전자통신동향분석
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• 제37권1호
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• pp.53-62
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• 2022

With increasing size of transformer-based neural networks, a light-weight algorithm and efficient AI accelerator has been developed to train these huge networks in practical design time. In this article, we present a survey of state-of-the-art research on the low-precision computational algorithms especially for floating-point formats and their hardware accelerator. We describe the trends by focusing on the work of two leading research groups-IBM and Seoul National University-which have deep knowledge in both AI algorithm and hardware architecture. For the low-precision algorithm, we summarize two efficient floating-point formats (hybrid FP8 and radix-4 FP4) with accuracy-preserving algorithms for training on the main research stream. Moreover, we describe the AI processor architecture supporting the low-bit mixed precision computing unit including the integer engine.

• 한국정보처리학회논문지
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• 제3권1호
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• pp.55-62
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• 1996

MRNS(Mixed Radix Number System) 네트워크는 슈퍼컴퓨터나 MIMD의 모 델로 널리 쓰이고 있으며 많은 연구가 진행되고 있는 하이퍼큐브의 일반적인 대수학적 모델이다. 본 논문에서는 MRNS 네트워크상에서 메세지의 전송 알고리즘을 연구 하였다. 우리가 이 네트워크상에서 임의의 발신 노드부터 수신노드까지 n개의 패킷들을 동시에 보내려고할 때 이들 패킷들의 빠르고, 안전하게 수신 노도까지 도달하기 위해서는 1번 째의 경로가 다른 모든 경로들로부터 node-disjoint 되어야 한다. 이를 위해 우리는 특수한 메트릭스인 HCLS(Hamiltonian Circuit Latin Squre)[1〕를 응용하여 선형 병렬 전송알고리즘을 개발하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.621-622
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• 2017

본 논문에서 배열 안테나 기반 협대역 간섭신호 제거를 위한 저면적 FFT 프로세서 구조를 제안하고 5채널 64/128/512-point FFT 프로세서를 하드웨어로 구현 및 검증하였다. 제안된 flexible-Multipah Delay Commutator(MDC) 방식을 이용하여 5채널 입력 데이터를 하나의 FFT 프로세서로 처리했으며, 제안된 Mixed Radic-4/2/4/2/4/2 분해 방법을 통해 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 복잡도를 크게 낮추었다. 제안된 FFT 프로세서는 Xilinx system generator로 설계한 후, Xilinx Virtex-7 FPGA에 기반하여 구현하였다. 구현 결과 slices 17508개, DSP48s(dedicated multiplier) 108개로 구현 가능함을 확인하였다.

• 정보보호학회논문지
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• 제7권3호
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• pp.105-116
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• 1997

경로 보안은 데이터의 전송을 위해 선택된 경로의 비밀성에 관한 것이다. 만일 경로의 일부분이라도 알려진다면 이 경로를 통해 전달된 데이터가 유출될 확률은 높아지므로 데이터의 전송 경로는 보호되어야 한다. 이를 위해 우리는 중간 노드를 비밀리 선택하여 기존의 최단 거리를 이용하여 데이터를 전송하는 방법 대신에 이 중간 노드를 이용하여 데이터를 목적 노드에 보낸다. 더 나아가 여러 개의 비밀 경로를 이용한다면 한 개의 경로에 모든 데이터를 보내는 대신에 각 경로에 partial 데이터를 보낼 수 있기 때문에 데이터의 보안은 좀 더 강해진다. 본 논문에서는 MRNS네트워크 상에서 특수한 메트릭스를 응용하여 시간 복잡도가 O(l)인 비밀 다중 경로 알고리즘을 설계하고 불확실성의 관점에서 이 알고리즘의 안전도를 분석한다.