• 한국재료학회지
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• 제17권9호
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• pp.453-457
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• 2007

Interest in use of ink-jet printing for pattern-on-demand fabrication of metal interconnects without complicated and wasteful etching process has been on rapid increase. However, ink-jet printing is a wet process and needs an additional thermal treatment such as an annealing process. Since a metal ink is a suspension containing metal nanoparticles and organic capping molecules to prevent aggregation of them, the microstructure of an ink-jet printed metal interconnect 'as dried' can be characterized as a stack of loosely packed nanoparticles. Therefore, during being treated thermally, an inkjet-printed interconnect is likely to evolve a characteristic microstructure, different from that of the conventionally vacuum-deposited metal films. Microstructure characteristics can significantly affect the corresponding electrical and mechanical properties. The characteristics of change in microstructure and electrical resistivity of inkjet-printed silver (Ag) films when annealed isothermally at a temperature between 170 and $240^{\circ}C$ were analyzed. The change in electrical resistivity was described using the first-order exponential decay kinetics. The corresponding activation energy of 0.44 eV was explained in terms of a thermally-activated mechanism, i.e., migration of point defects such as vacancy-oxygen pairs, rather than microstructure evolution such as grain growth or change in porosity.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.27-34
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• 2017

Polydimethylsiloxane (PDMS) 신축기판과 Au 박막 사이의 중간층으로서 parylene F의 적용 가능성을 분석하고, Au 박막의 스퍼터링 중에 발생하는 PDMS 기판의 swelling이 Au 박막의 신축변형-저항 특성에 미치는 영향을 분석하였다. Parylene F 중간층 없이 PDMS 기판에 스퍼터링한 150 nm 두께의 Au 박막은 $11.7{\Omega}$의 초기저항을 나타내었으며, 12.5%의 인장변형률에서 저항의 overflow가 발생하였다. 반면에 150 nm 두께의 parylene F 중간층을 갖는 Au 박막의 초기저항은 $1.21{\Omega}$이었으며 30% 인장변형률에서 저항이 $246{\Omega}$으로 저항증가비가 현저히 낮아졌다. PDMS 기판의 swelling이 발생함에 따라 30% 인장변형률에서 Au 박막의 저항이 $14.4{\Omega}$으로 크게 저하되었다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.16-25
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• 2002

본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 인덕턴스를 수치 해석적으로 계산하여 추출하는 방법과 그 적용 예를 보고한다. 기생 인덕턴스를 추출하기 위하여, 3차원 다층배선 구조물에 대해 유한요소법을 이용하여 다층 배선내에서의 전위 분포 및 전류 밀도를 계산하고, 계산된 전류 밀도로부터 자계 에너지를 계산하여 상호 인덕턴스 및 셀프 인덕턴스를 계산하였다. 시뮬레이션 결과의 정확도를 검증하기 위하여 해석적 방법으로 해석이 가능한 간단한 구조에 대하여 시뮬레이션을 수행하여 결과를 비교하였으며, 또다른 응용으로, $13{\times}10.25{\times}8.25\;{\mu}m^3$ 크기의 4비트 룸 구조에 대하여 시뮬레이션을 수행하였다. 3차원 4비트 룸 구조물의 기생 인덕턴스 추출을 위해서, 유한요소법 적용을 위한 6,358개의 노드와 31,941개의 사면체 메쉬를 생성하였으며, ULTRA 10 워크스테이션에 대해서 소요된 CPU 시간은 약 2분 30초이었으며, 20 메가바이트의 메모리를 사용하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.18-21
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• 2002

As the mask design rules get smaller, the probability of the process failure becomes higher due to the narrow overlay margin between the contact and metal interconnect layers. To obtain the minimum process margin, a tabbing and cutting method is applied with the rule based optical proximity correction to the metal layer, so that the protection to bridge problems caused by the insufficient space margin between the metal layers can be accomplished. The side-lobe phenomenon from the attenuated phase shift mask with the tight design nile is analyzed through the aerial image simulation for test patterns with variation of the process parameters such as numerical aperture, transmission rate, and partial coherence. The corrected patterns are finally generated by the rules extracted from the side-lobe simulation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.209-212
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• 2002

As the mask design rules get smaller, the probability of the process failure becomes higher doc to the narrow overlay margin between the contact and metal interconnect layers. To obtain the minimum process margin, a tabbing and cutting method Is applied with the rule based optical\ulcorner proximity correction to the metal layer, so that the protection to bridge problems caused by the insufficient space margin between the metal layers can be accomplished. The side-lobe phenomenon from the attenuated phase shift mask with the tight design rule is analyzed through the aerial image simulation for test patterns with variation of the process parameters such as numerical aperture, transmission rate, and partial coherence. The corrected patterns are finally generated by the rules extracted from the side-lobe simulation.

• ETRI Journal
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• 제44권1호
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• pp.147-154
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• 2022

We demonstrate a new double-layer structure for stretchable interconnects, where the top surface of a serpentine polyimide support is coated with a thin eutectic gallium-indium liquid metal layer. Because the liquid metal layer is constantly fixed on the solid serpentine body in this liquid-on-solid structure, the overall stretching is accomplished by widening the solid frame itself, with little variation in the total length and cross-sectional area of the current path. Therefore, we can achieve both invariant resistance and infinite fatigue life by combining the stretchable configuration of the underlying body with the freely deformable nature of the top liquid conductor. Further, we fabricated various types of double-layer interconnects as narrow as 10 ㎛ using the roll-painting and lift-off patterning technique based on conventional photolithography and quantitatively validated their beneficial properties. The new interconnecting structure is expected to be widely used in applications requiring high-performance and high-density stretchable circuits owing to its superior reliability and capability to be monolithically integrated with thin-film devices.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.19-26
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• 2017

Polydimethylsiloxane (PDMS) 기판과 금속박막 사이의 중간층으로 parylene F를 사용한 신축패키지 구조에서 Au, Pt, Cu 박막의 신축변형에 따른 저항변화를 분석하였다. Parylene F 중간층을 코팅한 PDMS 기판에 스퍼터링한 150 nm 두께의 Au 박막과 Pt 박막은 각기 $1.56{\Omega}$ 및 $5.53{\Omega}$의 초기저항을 나타내었으며, 30% 인장변형률에서 각 박막의 저항증가비 ${\Delta}R/R_o$은 각기 7 및 18로 측정되었다. Cu 박막은 $18.71{\Omega}$의 높은 초기저항을 나타내었으며 인장변형에 따라 저항이 급격히 증가하다 5% 인장변형률에서 open 되어, Au 박막과 Pt 박막에 비해 매우 열등한 신축 특성을 나타내었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.57-57
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• 2009

반도체 device가 고집적화 및 다층화 되어짐에 따라 현재 사용되고 있는 구리 interconnect의 확산방지막인 Ta/TaN은 많은 문제가 발생하고 있다. 고집적화 된 반도체 소자에 적용시키기에는 Ta/TaN 확산 방지막의 고유 저항값이 매우 크고, 구리의 증착에 필요한 seed layer의 크기도 문제화 된다고 보고되어지고 있다. 이러한 이유로 인해 점차 고집적화 되어지는 반도체 기술에 맞추어 새로운 확산 방지막에 대한 연구가 현재 활발히 이루어지고 있다. 이에 새로운 확산 방지막으로써 대두되고 연구되고 있는 재료가 Ruthenium (Ru)이다. Ru은 공기 중에서 매우 안정하고 고유저항 값 또한 $13\;{\mu}{\Omega}\;cm$의 Ta에 비해 $7.1\;{\mu}{\Omega}\;cm$의 매우 작은 고유저항 특성을 가지고 있다. 또한, Ru은 구리와의 우수한 접착성으로 인해 구리의 interconnect의 형성에 있어 seed layer가 필요하지 않을 뿐만 아니라 높은 annealing 온도에서도 무시할 만큼 작은 solid solubility를 가지며 구리와의 계면에서 새로운 화합물을 형성하지 않으며 annealing시 구리의 delamination을 유발시키지도 않는다. 이에 따라, 평탄화와 소자 분리를 위하여 chemical mechanical planarization (CMP) 공정이 필요하게 되었다. 하지만, Ru의 noble한 성질과 Ru 확산방지막 CMP공정 시 노출되는 다른 이종 물질 사이의 최적화 된 selectivity를 구현하는데 많은 어려움이 있다. 이로인해 Ru 확산 방지막을 위한 CMP slurry에 대한 연구는 아직 미흡한 수준이다. 본 연구에서는 Ru이 확산방지막으로 사용되었을 때 이를 위한 CMP slurry에 대한 평가와 연구가 이루어졌다. Slurry 조성과 농도 및 pH에 따른 전기 화학적 분석을 통하여 slurry 내에서 각각의 막질들이 어떠한 상태로 존재하는지 분석해 보았다. 또한, Ru을 비롯한 이종막질들의 etch rate, removal rate와 selectivity에 대한 연구가 진행되었다. 최종적으로 Ru 확산방지막 CMP를 위한 최적화된 slurry를 제안하였다.

• 마이크로전자및패키징학회지
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• 제12권1호
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• pp.27-33
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• 2005

The effect of microstructure on alternating current-induced damage in 200 and 300 nm thick polycrystalline sputtered Cu lines on Si substrates has been investigated. Alternating currents were used to generate temperature cycles (with ranges from 100 to $300^{\circ}C$) and thermal strains (with ranges from 0.14 to $0.42\%$) in the Cu lines at a frequency of 10 kHz. Fatigue loading caused the development of severe surface roughness that was localized within individual grains which depends severely on grain orientations.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.36.2-36.2
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• 2009

Low dielectric materials have been great attention in the semiconductor industry to develop high performance interlayer dielectrics with low k for Cu interconnect technology. In our study, the dielectric properties of SiOC /SiO2 thin film derived from polyphenylcarbosilane were investigated as a potential interlayer dielectrics for Cu interconnect technology. Polyphenylcarbosilane was synthesized from thermal rearrangement of polymethylphenylsilane around $350^{\circ}C{\sim}430^{\circ}C$. Characterization of synthesized polyphenylcarbosilane was performed with 29Si, 13C, 1H NMR, FT-IR, TG, XRD, GPC and GC analysis. From FT-IR data, the band at 1035 cm-1 is very strong and assigned to CH2 bending vibration in Si-CH2-Si group, indicating the formation of the polyphenylcarbosilane. Number average of molecular weight (Mn) of the polyphenylcarbosilane synthesized at $400^{\circ}C$ for 6hwas 2, 500 and is easily soluble in organic solvent. SiOC/SiO2 thin film was fabricated on ton-type silicon wafer by spin coating using 30wt % polyphenylcarbosilane incyclohexane. Curing of the film was performed in the air up to $400^{\circ}C$ for 2h. The thickness of the film is ranged from $1{\mu}m$ to $1.7{\mu}m$. The dielectric constant was determined from the capacitance data obtained from metal/polyphenylcarbosilane/conductive Si MIM capacitors and show a dielectric constant as low as 2.5 without added porosity. The SiOC /SiO2 thin film derived from polyphenylcarbosilane shows promising application as an interlayer dielectrics for Cu interconnect technology.