• 한국인터넷방송통신학회논문지
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• 제22권3호
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• pp.43-48
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• 2022

최근 스마트폰의 성능이 급격히 향상되고 모바일 플랫폼에서 백그라운드 앱의 실행이 늘면서 모바일 환경의 멀티태스킹이 활성화되고 있다. 모바일 환경에서는 종래의 데스크탑 및 서버 응용들과 달리 응답시간이 중요한 대화형 작업들이 대부분을 차지하고 있으며, 일부 응용은 데드라인이 존재하는 실시간 작업에 해당된다. 본 논문에서는 스마트폰에서 실시간 작업과 대화형 작업이 동시에 실행될 때 메모리 관리를 어떻게 함으로써 이질적인 멀티태스킹 환경의 요구사항을 충족할 수 있는지에 대해 연구한다. 본 논문에서는 실시간 작업의 요구 조건 만족을 위해 필요한 메모리 크기를 분석 및 모델링하고 이에 기반해서 멀티태스킹 작업 간의 메모리를 할당하는 방안을 제안한다. 이종 앱의 스토리지 접근 트레이스를 추출하고 이에 기반한 시뮬레이션을 통해 제안한 기법이 실시간 작업의 요구를 일정 수준으로 보장하면서 대화형 작업에 합리적인 성능을 제공함을 확인하였다.

• 한국신뢰성학회:학술대회논문집
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• 한국신뢰성학회 2001년도 정기학술대회
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• pp.463-469
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• 2001

An algorithm is presenter for generating the most probable states in decreasing order of probability of each unit. The proposed new algorithm in this note is compared with the existing methods regarding memory requirement and execution time. Our method is simpler and, judging from the computing experiment, it requires less memory size than the previously known methods and takes comparable execution time to previous methods for an acceptable level of criterion.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
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• pp.119-122
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• 2003

This paper presents an efficient huffman decoding method based on the multiple branch technique. In the proposed search method, the internal node which does not contain a leaf node are removed for decrease the searching time and the memory consumption. The proposed search method gives 44％ of improved in searching time and 34％ of decreased in memory requirement compared to the binary search method.

• 한국통신학회논문지
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• 제22권5호
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• pp.1036-1044
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• 1997

We modify the montgomery modeular multikplication to extract the common parts in common-multiplicand multi-plications. Since the modified method computes the common parts in two modular multiplications once rather than twice, it can speed up the exponentiations and reduce the amount of storage tables in m-ary or windowexponentiation. It can be also applied to an exponentiation mehod by folding the exponent in half. This method is well-suited to the memory limited environments such as IC card due to its speed and requirement of small memory.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.157-169
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• 2013

Scale Invariant Feature Transform (SIFT) generates image features widely used to match objects in different images. Previous work on hardware-based SIFT implementation requires excessive internal memory and hardware logic [1]. In this paper, a new hardware organization is proposed to implement SIFT with less memory and hardware cost than the previous work. To this end, a parallel Gaussian filter bank is adopted to eliminate the buffers that store intermediate results because parallel operations allow all intermediate results available at the same time. Furthermore, the processing order is changed from the raster-scan order to the block-by-block order so that the line buffer size storing the source image is also reduced. These techniques trade the reduction of memory size with a slight increase of the execution time and external memory bandwidth. As a result, the memory size is reduced by 94.4%. The proposed hardware for SIFT implementation includes the Descriptor generation block, which is omitted in the previous work [1]. The addition of the hardwired descriptor generation improves the computation speed by about 30 times when compared with the previous work.

• 전기학회논문지
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• 제58권6호
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• pp.1241-1245
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• 2009

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

• Journal of Computing Science and Engineering
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• 제11권1호
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• pp.1-8
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• 2017

Naive Bayes nearest neighbor (NBNN) is a simple image classifier based on identifying nearest neighbors. NBNN uses original image descriptors (e.g., SIFTs) without vector quantization for preserving the discriminative power of descriptors and has a powerful generalization characteristic. However, it has a distinct disadvantage. Its memory requirement can be prohibitively high while processing a large amount of data. To deal with this problem, we apply a spherical hashing binary code embedding technique, to compactly encode data without significantly losing classification accuracy. We also propose using an inverted index to identify nearest neighbors among binarized image descriptors. To demonstrate the benefits of our method, we apply our method to two existing NBNN techniques with an image dataset. By using 64 bit length, we are able to reduce memory 16 times with higher runtime performance and no significant loss of classification accuracy. This result is achieved by our compact encoding scheme for image descriptors without losing much information from original image descriptors.

• ETRI Journal
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• 제25권3호
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• pp.179-186
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• 2003

Using biometrics to verify a person's identity has several advantages over the present practices of personal identification numbers (PINs) and passwords. At the same time, improvements in VLSI technology have recently led to the introduction of smart cards with 32-bit RISC processors. To gain maximum security in verification systems using biometrics, verification as well as storage of the biometric pattern must be done in the smart card. However, because of the limited resources (processing power and memory space) of the smart card, integrating biometrics into it is still an open challenge. In this paper, we propose a fingerprint verification algorithm using a multi-resolution accumulator array that can be executed in restricted environments such as the smart card. We first evaluate both the number of instructions executed and the memory requirement for each step of a typical fingerprint verification algorithm. We then develop a memory-efficient algorithm for the most memory-consuming step (alignment) using a multi-resolution accumulator array. Our experimental results show that the proposed algorithm can reduce the required memory space by a factor of 40 and can be executed in real time in resource-constrained environments without significantly degrading accuracy.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.237-240
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• 2003

효율적 메모리 관리는 자바가상기계의 핵심 조건 중 하나이다. 자바에서는 새로운 인스턴스가 생성되거나 메소드가 호출될 때마다 메모리의 할당이 이루어진다. 반면 더 이상 사용되지 않는 인스턴스를 위한 메모리는 자동적으로 회수되며, 호출된 메소드가 복귀될 때마다 메모리도 회수된다. 본 논문에서는 특히 simpleRTJ 자바가상기계에서 적용된 메모리 관리기법에 대해 연구하였다. simpleRTJ는 모든 인스턴스의 크기를 동일하게, 또한 메소드 호출 시 생성되는 스택 프레임의 크기를 모두 동일하게 통일한다는 특징을 갖는다. 우리는 simpleRTJ에서 적용된 이 기법에 대해 상세히 고찰해 보며 이 기법의 성능에 대해서 정성적 분석을 하였다.

• 대한전자공학회논문지SP
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• 제49권2호
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• pp.149-156
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• 2012

서포트벡터머신 (support vector machine)을 이용한 음성/음악 분류기는 높은 분류 정확도로 주목받고 있으나 많은 계산 량과 저장 공간을 요구하므로 특히 임베디드 시스템과 같이 자원이 제한 적인 경우에는 효율적인 구현이 필수적이다. 특히, 서포트벡터 (support vector)의 차원과 개수에 의해 결정되는 서포트벡터의 저장 공간의 크기는 일반적으로 임베디드 프로세서의 캐시 (cache)의 크기보다 훨씬 크므로 캐시에 존재하지 않는 서포트벡터를 메인 메모리로부터 읽어야 하는 경우가 많다. 메모리에서 데이터를 가져오는 데는 캐시나 레지스터와 비교했을 때 상대적으로 긴 시간과 많은 에너지가 소비되어 분류기의 실행시간과 에너지 소비를 증가시키는 요인이 된다. 본 논문에서는 분류기의 데이터 접근 양식을 보다 시간적 근접성을 가지게 변환하여 일단 프로세서 칩으로 불려진 데이터를 최대한 활용함으로써 메모리의 접근 횟수를 줄여 전체적인 서포트벡터의 실행시간의 단축시키는 기법을 제안한다. 실험을 통해 메모리로의 접근 회수의 감소와 이에 따른 실행시간 그리고 에너지 소비의 감소를 확인하였다.