• 정보과학회 논문지
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• 제42권8호
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• pp.972-978
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• 2015

비휘발성 메모리는 바이트 단위 접근과 비휘발성을 지원한다. 이러한 특성들은 비휘발성 메모리를 캐시, 메모리, 디스크와 같은 메모리 계층 구조 가운데 하나의 영역으로 사용을 가능케 한다. 비휘발성 메모리의 흥미로운 특성은 데이터 보존 기간이 실제로는 제한적인 기간을 가지고 있다는 것이다. 게다가 데이터 보존 기간과 쓰기 지연간의 트레이드오프가 존재 한다. 본 논문에서는 이를 활용하여 비휘발성 메모리를 파일 캐시로 사용하는 새로운 관리 기법을 제안한다. 제안하는 기법은 기존의 캐시 관리 기법과는 반대로 짧은 데이터 보존 시간으로 데이터를 저장하고 쓰기 성능을 개선한다. 제안하는 기법은 LRU 대비 평균 접근 지연 시간을 최대 31%, 평균 24.4%로 감소시킴을 보인다.

• 한국정보과학회논문지:시스템및이론
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• 제27권4호
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• pp.408-415
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• 2000

대규모 분산 공유메모리 다중처리기는 공유메모리 접근 지연시간이 크다는 약점을 지니고 있다. 이러한 다중처리기에서 모든 메모리 요청이 홈노드를 통해 이루어지는 디렉토리 기반의 캐쉬 일관성 유지 기법의 사용은 메모리 접근 지연시간을 더욱 크게 하는 요인으로 작용한다. 뿐만 아니라 메모리 접근 지연시간은 시스템의 규모가 커질수록 전체 성능에 중요한 요소로 작용하므로, 대규모 시스템에서 이를 줄이기 위해서 많은 연구들이 있었다. 본 논문에서는 메모리 읽기 지연시간을 줄이는 새로운 캐쉬 일관성 유지 기법을 제안한다. 제안된 기법은 무효화힌트를 이용하여 구현되었다. 무효화힌트는 어떤 노드가 전에 캐쉬블록을 무효화 시켰는가에 관한 정보이며, 메모리블록이 필요한 노드는 이 정보를 이용하여 홈노드의 도움 없이 직접 메모리 요청을 할 수 있다. 제안된 프로토콜의 성능을 측정하기 위하여 모의실험을 하였다. 모의실험 결과는 제안된 프로토콜에서 읽기 지연시간이 감소하는 것을 나타낸다.

• International Journal of Internet, Broadcasting and Communication
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• 제10권4호
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• pp.6-11
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• 2018

As embedded memory technology evolves, the traditional Static Random Access Memory (SRAM) technology has reached the end of development. For deepening the manufacturing process technology, the next generation memory technology is highly required because of the exponentially increasing leakage current of SRAM. Non-volatile memories such as STT-MRAM (Spin Torque Transfer Magnetic Random Access Memory), PCM (Phase Change Memory) are good candidates for replacing SRAM technology in embedded memory systems. They have many advanced characteristics in the perspective of power consumption, leakage power, size (density) and latency. Nonetheless, nonvolatile memories have two major problems that hinder their use it the next-generation memory. First, the lifetime of the nonvolatile memory cell is limited by the number of write operations. Next, the write operation consumes more latency and power than the same size of the read operation.These disadvantages can be solved using the compiler. The disadvantage of non-volatile memory is in write operations. Therefore, when the compiler decides the layout of the data, it is solved by optimizing the write operation to allocate a lot of data to the SRAM. This study provides insights into how these compiler and architectural designs can be developed.

• 대한통합의학회지
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• 제8권2호
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• pp.131-138
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• 2020

Purpose : The purpose of this study was to investigate the effects of the frequency band pass filter on the P300 event-related potential in the working memory. Methods : The subjects were 20 women in their 20s who applied for participation in the experiment. Event-related potentials (ERPs) were elicited using 3-back tasks for the working memory, and were recorded from Fz, Cz, and Pz scalp electrodes. The high-pass filters were set to 0.01, 0.1, and 0.3 Hz for analysis purposes, and the low-pass filters were set to 30 and 15 Hz. The 3-back task was presented for a total of 100 times, among which 30 times were designated for the target stimulation (a matched number) and 70 times for the non-target stimulation (an unmatched number). The temporal interval between each stimulation was set at 1 second, while each time duration was randomly presented between 2 to 4 seconds. ERP were analyzed for the P300 recorded from Fz, Pz and Cz scalp electrodes. Results : Latency and amplitude had no significant interaction effects in both the high- and low-pass filters. For the main effects, the latency and amplitude of the P300 event-related potential had no significant difference in the high-pass filters, but the latency had a significant difference in the low-pass filter of Fz, and the amplitude had a significant difference in the low-pass filter of Pz. Conclusion : The results of this study showed that the less than 0.3 Hz high filters had no effects on the differences between the latency and amplitude of the P300 event-related potential in the working memory. The 30Hz low-pass filter, however, was found to be useful for recording the P300 event-related potential in the working memory.

• IEIE Transactions on Smart Processing and Computing
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• 제4권2호
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• pp.78-82
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• 2015

General-purpose graphics processing units (GPGPUs) provide tremendous computational and processing power. Despite the latency hiding mechanism, a GPU architecture requires high memory bandwidth and lower latency between computational units and the memory system. For this reason, the current GPU architecture has private L1 caches in each core and a shared L2 cache to increase performance by reducing memory latency. But in some cases, this CPU-like cache design is not suitable for GPGPUs. In this paper, we analyze detailed cache performance related to GPGPU application characteristics, and suggest technical alternatives for the GPGPU architecture as future work.

• Natural Product Sciences
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• 제22권4호
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• pp.246-251
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• 2016

This study investigated the effects of (-)-sesamin on memory deficits in 1-methyl-4-phenyl-1,2,3,6-tetrahydropyridine (MPTP)-lesioned mouse model of Parkinson's disease (PD). MPTP lesion (30 mg/kg/day, 5 days) in mice showed memory deficits including habit learning memory and spatial memory. However, treatment with (-)-sesamin (25 and 50 mg/kg) for 21 days ameliorated memory deficits in MPTP-lesioned mouse model of PD: (-)-sesamin at both doses improved decreases in the retention latency time of the passive avoidance test and the levels of dopamine, norepinephrine, 3,4-dihydroxyphenylacetic acid, and homovanillic acid, improved the decreased transfer latency time of the elevated plus-maze test, reduced the increased expression of N-methyl-D-aspartate (NMDA) receptor, and increased the reduced phosphorylation of extracellular signal-regulated kinase (ERK1/2) and cyclic AMP-response element binding protein (CREB). These results suggest that (-)-sesamin has protective effects on both habit learning memory and spatial memory deficits via the dopaminergic neurons and NMDA receptor-ERK1/2-CREB system in MPTP-lesioned mouse model of PD, respectively. Therefore, (-)-sesamin may serve as an adjuvant phytonutrient for memory deficits in PD patients.

• 한국통신학회논문지
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• 제30권2A호
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• pp.20-25
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• 2005

본 논문에서는 trace-back 동작 없이 디코딩이 가능한 변형된 레지스터 교환 (MRE) 방식을 블록 디코딩에 적용하여 전송 속도를 높이고 latency를 줄이는 비터비 디코딩 방식을 제안하였다. 변형된 레지스터 교환 방식을 블록 디코딩에 적용함으로써 디코딩 블록의 시작 상태를 결정하기 위해 필요한 동작 사이클을 줄여, 블록 디코딩을 사용하는 기존의 비터비 디코더보다 더 적은 latency를 가지게 되었다. 뿐만 아니라, 메모리를 더 효율적으로 사용할 수 있으면서 하드웨어의 구현에 있어서도 복잡도가 더 감소하게 된다. 또한 시작 상태를 결정하기 위해 필요한 trace-back 동작을 없애고 메모리를 줄여 이에 따른 전력 소모를 줄이는 저전력 동작이 가능하다. 제안된 방식은 같은 하드웨어 복잡도로도 메모리의 감소 또는 latency의 감소에 중점을 둔 설계가 가능하다. 또한, 몇 가지 디자인 파라미터를 변경하여 합성 단계에서 하드웨어 복잡도와 전송 속도를 Dade-off 할 수 있도록 스케일러블한 구조로 설계하였다.

• 한국정보과학회논문지:데이타베이스
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• 제32권1호
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• pp.12-23
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• 2005

지난 10년간 CPU의 속도는 메모리의 속도에 비해 급속한 속도로 발전하였다 그 결과 데이터 베이스 시스템을 포함한 다른 컴퓨터 응용분야에서 메모리의 접근이 병목현상을 일으키게 되었다. 메모리의 접근 속도를 줄이기 위해 캐시 메모리가 도입되었다 하지만 캐시 메모리는 원하는 데이타가 캐시에 옮겨져 있어야 메모리 접근 속도를 줄일 수 있다. 때문에 응용프로그램에서 데이타를 어떤 순서로 액세스 하느냐에 따라 캐시의 활용도가 달라지고 응용프로그램의 성능이 달라지게 된다. 이 시점에서 현재 컴퓨터에서 B+-트리가 T-트리보다 더 빠르다는 사실이 알려졌다. B+-트리가 T-트리보다 캐시를 더 효율적으로 사용하기 때문이다. 또한 B+-트리를 개선하여 캐시를 더욱 효율적으로 사용하는 CSB+-트리(Cache Sensitive B+-tree)가 제안되기도 하였다 본 논문의 목표는 T-트리가 캐시를 효율적으로 사용하도록 새로운 T-트리 구조를 개발하는 것이다. CSB+-트리와 같이 시스템의 L2 캐시를 최대한 활용하며 기존 T-트리가 가지는 장점을 가지는 새로운 CST-트리(Cache Sensitive T-트리)를 설계 개발하고, 실험을 통해 기타 다른 인덱스 구조에 비교하여 CST-트리의 우수성을 보인다.

• Journal of Communications and Networks
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• 제17권3호
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• pp.286-295
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• 2015

Avionic databuses fulfill a critical function in the connection and communication of aircraft components and functions such as flight-control, navigation, and monitoring. Ethernet-based avionic databuses have become the mainstream for large aircraft owning to their advantages of full-duplex communication with high bandwidth, low latency, low packet-loss, and low cost. As a new generation aviation network communication standard, avionics full-duplex switched ethernet (AFDX) adopted concepts from the telecom standard, asynchronous transfer mode (ATM). In this technology, the switches are the key devices influencing the overall performance. This paper reviews the avionic databus with emphasis on the switch architecture classifications. Based on a comparison, analysis, and discussion of the different switch architectures, we propose a new avionic switch design based on a time-division switch fabric for high flexibility and scalability. This also merges the design concept of space-partition switch fabric to achieve reliability and predictability. The new switch architecture, called space partitioned shared memory switch (SPSMS), isolates the memory space for each output port. This can reduce the competition for resources and avoid conflicts, decrease the packet forwarding latency through the switch, and reduce the packet loss rate. A simulation of the architecture with optimized network engineering tools (OPNET) confirms the efficiency and significant performance improvement over a classic shared memory switch, in terms of overall packet latency, queuing delay, and queue size.

• International Journal of Internet, Broadcasting and Communication
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• 제14권2호
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• pp.17-22
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• 2022

Due to the recent advances in high-speed communication technologies as well as the easy production of high-quality video contents, IPTV is becoming increasingly popular. Meanwhile, as the number of IPTV channels increases, channel search time to find the desired channel keeps increasing. In this paper, we discuss how to improve the channel search latency in IPTV, and introduce caching and prefetching techniques that are widely used in memory management systems. Specifically, we adopt memory replacement, prefetching, and caching techniques in IPTV channel search interfaces and show the effectiveness of these techniques as the number of channels are varied.