• 전자공학회논문지
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• 제53권3호
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• pp.67-75
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• 2016

본 논문에서는 인공개체의 진화를 셀 수준에서 모사하는 프레임워크 상에서 인공개체가 자신의 행위를 기억하는 회로가 있는 경우 환경에 어떻게 적응적으로 진화하는지를 연구하였다. 이는 기존에 제안한 인공개체가 단순히 현재 상황 입력에 대한 대응행위를 결정하고 행동하는 것에서 나아가 자신의 이전의 행위를 기억할 경우 어떤 진보된 대응행위로 진화할 수 있는지 그리고 이전 행위를 기억하지 못하는 인공개체에 비하여 어떤 장점을 갖는지를 분석할 수 있다. 이러한 분석을 위하여 특정 먹이패턴에서 다양한 실험을 수행하고 그 결과를 살펴보았다. 먼저 이전 행동을 4단계까지 기억하는 개체와 기억회로가 없는 개체부터 3단계까지 기억하는 개체별로 경쟁력 실험을 해보았다. 그 결과 대부분 4단계까지 기억하는 개체가 우수하였다. 그러나 2단계까지 기억하는 개체가 4단계까지 기억하는 개체보다 더 우수했는데, 이는 실험한 먹이패턴 하에서는 2단계까지 기억하는 개체가 더 빨리 좋은 행위를 갖는 개체로 진화되기 때문으로 분석되었다. 두 번째로 모든 개체를 같이 진화시킨 실험에서도 T2 가 가장 우수한 결과를 보였다. 이를 통하여 행위기억회로를 갖는 개체가 더 우수하며 먹이패턴 복잡도에 적합한 단계까지 기억하는 개체가 가장 좋은 결과를 보임을 확인하였다.

• 디지털융복합연구
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• 제20권2호
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• pp.217-223
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• 2022

온라인 데이터 스트림에 대한 부분 공간 클러스터링은 데이터 공간 차원의 모든 부분 집합을 검사해야 하므로 많은 양의 메모리 자원을 필요로 한다. 유한한 메모리 공간에서 데이터 스트림에 대한 클러스터들의 지속적인 변화를 추적하기 위해 본 논문에서는 메모리 자원을 효과적으로 사용하는 격자기반 부분 공간 클러스터링 알고리즘을 제안한다. n차원 데이터 스트림이 주어지면 각 차원 데이터 공간에 있는 데이터 항목의 분포 정보를 격자셀 리스트에 의해 모니터링 된다. 첫번째 레벨의 격자셀 목록에서 데이터 항목의 빈도가 높아 단위 격자셀이 되면 해당 격자셀로부터 모든 가능한 부분 공간의 클러스터를 찾기 위해 다음 레벨의 격자셀 리스트를 자식 노드로 생성한다. 이와 같이 최대 다차원 n레벨의 격자셀 부분 공간 트리가 구성되고, k차원의 부분 공간 클러스터는 부분 공간 격자셀 트리의 k레벨에서 찾을 수 있다. 실험을 통해서 제안하는 방법이 기존 방법만큼 정확도를 유지하면서, 밀집 공간만 확장하여 컴퓨팅 자원을 보다 효율적으로 사용하는 것을 확인하였다.

• 대한전기학회논문지
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• 제40권7호
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• pp.675-683
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• 1991

When alpha particles are incident into the substrate, we have calculated the advanced current caused by collecting charges as a function of time, the energy of alpha particle, and the carrier concentration of the substrate. Employing SPICE, we have compared two circuits of which one has dummy cell and another has dummy line instead of dummy cell, and both are connected to the bit line node including sense amplifier and cell within the memory device. From the numerical analysis, (it may be conjectured that)the smaller energy of alpha particle and the lower concentration of the substrate, the more possibility of misoperation due to alpha particles. It may be also found that the effects of alpha particle are substantially reduced in the circuit without dummy cell.

• 대한본초학회지
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• 제21권4호
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• pp.189-195
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• 2006

Objectives : It has been reported previously that the roots of Scutellaria baicalensis (known as Huang-Gum in Korean, henceforth referred to as S. baicalensis) could prevent neuronal cell death after global cerebral ischemia. In Genuine Korean medicine, S. baicalensis is known to relieve fever in upper body, and it was thus thought to be able to alleviate deteriorations in brain function. Methods : The protective effects of S. baicalensis against post-stroke memory retardation using 4-vessel occlusion model were examined in the present study. Results : S. baicalensis was shown to significantly alleviate the deficits in learning and memory by increasing the fraction of time spent in the quadrant in which the platform was initially placed ($34.9\;{\pm}\;3.2%$, p < 0.05) compared to that of the ischemia group ($28.0\;{\pm}\;2.5%$). The cytoprotective effect of S. baicalensis on CA1 hippocampal neurons was evaluated by measuring the neuronal cell density. Neuronal cell density in S. baicalensis extracts-treated ischemia group ($138.0\;{\pm}\;13.6\;cells/mm^2$) was significantly increased compared to saline-treated ischemia group ($22.1 \;{\pm}\;9.3\;cells/mm^2$, p < 0.05). In the study of OX-42 immunohistochemistry, S. baicalensis could decrease the micrgial activation in hippocampus after brain ischemia. Conclusion : These results may provide experimental support for the use of S. baicalensis in treating post-stroke memory impairment.

• 대한한의학회지
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• 제21권2호
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• pp.25-36
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• 2000

Objectives : This study demonstrates the effects of Daejo-hwan on learning and memory impairment induced by L-NAME (75 mg/kg) treatment and on cerebral ischemic damage induced by middle cerebral artery (MCA) occlusion in rats. Methods : Daejo-hwan emulsion (73.3 mg/100 g/l ml) was administered to rats along a timed study schedule. The Moms water maze was used for learning and memory test of the rats. The MCA was occluded by using the intraluminal thread method. The brain slices were stained by 2 % triphenyl tetrazolium chloride (TTC) and 1 % cresyl violet solution. Infarct size, neuron cell number and size in penumbra was measured by using computer image analysis system. Results : 1. The escape latency of the Daejo-hwan treated group decreased significantly with respect to the control group. 2.The memory score of the Daejo-hwan treated group showed increase tendency, And the swimming distance was not different between the normal, the control, and the Daejo-hwan treated group. 3. The infarct size of the Daejo-hwan treated group decreased significantly with respect to the control group. 4. The total infarct volume of the Daejo-hwan treated group showed decrease tendency. And the brain edema index of the Daejo-hwan treated group decreased significantly with respect to the control group. 5. The neuron cell number and cell size in penumbra of the Daejo-hwan treated group increased significantly with respect to the control group. Conclusions : According to the above results, it is supposed that Daejo-hwan is clinically applicable to the vascular dementia.

• 한국전자통신학회논문지
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• 제18권2호
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• pp.291-298
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• 2023

SRAM 기반 인 메모리 컴퓨팅은 폰 노이만 구조의 병목 현상을 해결하는 기술 중 하나이다. SRAM 기반의 인 메모리 컴퓨팅을 구현하기 위해서는 효율적인 SRAM 비트 셀 설계가 필수적이다. 본 논문에서는 전력 소모를 감소시키고 회로 성능을 개선시키는 저 전력 차동 감지 8+T SRAM 비트 셀을 제안한다. 제안하는 8+T SRAM 비트 셀은 SRAM 읽기와 비트 연산을 동시에 수행하고 각 논리 연산을 병렬로 수행하는 리플 캐리 가산기에 적용한다. 제안하는 8+T SRAM 기반 리플 캐리 가산기는 기존 구조와 비교 하여 전력 소모는 11.53% 감소하였지만, 전파 지연 시간은 6.36% 증가하였다. 또한 이 가산기는 PDP(: Power Delay Product)가 5.90% 감소, EDP(: Energy Delay Product)가 0.08% 증가하였다. 제안한 회로는 TSMC 65nm CMOS 공정을 이용하여 설계하였으며, SPECTRE 시뮬레이션을 통해 타당성을 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권1호
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• pp.99-107
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• 2001

본 논문에서는 내장 메모리 테스트를 위해 메모리 테스트 알고리즘인 10N March 테스트 알고리즘을 회로로 구현하였으며, 구현된 내장 메모리 BIST 회로를 제어하기 위해 IEEE 1149.1 표준안을 회로로 구현하였다. 구현된 내장 메모리 테스트 회로는 워드 단위의 메모리를 위한 변경 데이터를 이용함으로써 워드 단위 메모리의 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있다. 구현된 회로는 Verilog-HIDL을 이용하여 구현하였으며, Synopsys에서 합성하였다. 합성된 메모리 테스트 회로와 IEEE 1149.1 회로의 검증은 메모리 컴파일러에 의해 생성된 메모리 셀과 VerilogXL을 이용하여 수행하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.449-457
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• 2012

The program/erase (P/E) cyclic endurances including bias temperature instability (BTI) behaviors of Metal-$Al_2O_3$-Nitride-Oxide-Semiconductor (MANOS) memories are investigated in comparison with those of Semiconductor-Oxide-Nitride-Oxide-Semiconductor (SONOS) memories. In terms of BTI behaviors, the SONOS power-law exponent n is ~0.3 independent of the P/E cycle and the temperature in the case of programmed cell, and 0.36~0.66 sensitive to the temperature in case of erased cell. Physical mechanisms are observed with thermally activated $h^*$ diffusion-induced Si/$SiO_2$ interface trap ($N_{IT}$) curing and Poole-Frenkel emission of holes trapped in border trap in the bottom oxide ($N_{OT}$). In terms of the BTI behavior in MANOS memory cells, the power-law exponent is n=0.4~0.9 in the programmed cell and n=0.65~1.2 in the erased cell, which means that the power law is strong function of the number of P/E cycles, not of the temperature. Related mechanism is can be explained by the competition between the cycle-induced degradation of P/E efficiency and the temperature-controlled $h^*$ diffusion followed by $N_{IT}$ passivation.

• 대한전자공학회논문지
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• 제27권6호
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• pp.901-909
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• 1990

With a wide spread of 32 bit personal computers, a simple structure and high performance memory system have been highly required. In this paper, a memory block is constructed by using a modified hierarchical bit line in which the DRAM bit line and the latch which works as a SRAM cell are integrated by an interface gate. And the new architecture memory DSRAM(Dynamic Static RAM) is proposed by interleaving the 16 memory block. Because the DSRAM works with 16 page, the page is miss ratio becomes small and the RAS precharge time which is incurred by page miss is shortened. So the DSRAM can implement an optimum page interleaving and it has good compatibility to the existing DRAMs. The DSRAM can be widely used in small computers as well as a high performance memory system.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 추계학술대회 논문집 Vol.18
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• pp.80-81
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• 2005

Chalcogenide phase change memory has high performance to be next generation memory, because it is a nonvolatile memory processing high programming speed, low programming voltage, high sensing margin, low consumption and long cycle duration. We have developed a sample of PRAM with thermal protected layer. We have investigated the phase transition behaviors in function of process factor including thermal protect layer. As a result, we have observed that set voltage and duration of protect layer are more improved than no protect layer.