• 한국지능시스템학회논문지
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• 제14권5호
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• pp.587-592
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• 2004

본 논문에서는 실시간으로 상수 및 변수의 병렬 매칭이 가능한 새로운 구조의 하드웨어 기반 룰-베이스 시스템 구조를 제안한다. 이 시스템은 context-aware computing 시스템에서 상황 인식을 위한 기법으로 적용될 수 있다. 제안한 구조는 기존의 하드웨어 기반의 구조가 가지는 룰의 표현 및 룰의 구성에서 발생하는 제약을 상당히 감소시킬 수 있다. 이를 위해 변형된 형태의 content addressable memory(CAM)와 crossbar switch network(CSN)가 사용되었다. 변형된 형태의 CAM으로 구성된 지식-베이스는 동적으로 데이터의 추가 및 삭제가 가능하다. 또한 CSN은 input buffer와 working memory(WM) 사이에 위치하여, 시스템 외부 및 내부에서 동적으로 생성되거나, 시스템의 설정에 의해 지정된 데이터들의 조합 및 pre-processing module(PPM)을 이용한 연산을 통하여 WM을 구성하는 데이터를 생성시킨다. 이 하드웨어 룰-베이스 시스템은 SystemC ver. 2.0을 이용하여 설계되었으며 시뮬레이션을 통하여 그 동작을 확인 및 검증하였다.

• 전자공학회논문지
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• 제51권6호
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• pp.124-131
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• 2014

본 논문은 무선 개인영역네트워크 환경에서 중계 프로토콜 기능을 가진 시분할다중접속방식(TDMA)의 적응형 기저대역 중계모뎀을 설계한 내용을 기술한다. 설계한 기저대역 중계모뎀은 마스터 동기 신호에 의해 제어되며 최대 14홉의 중계 네트워크를 구성할 수 있다. 효과적인 데이터 중계 통신을 위해 단일포트 메모리에서 우선권을 사용하여 내부 버퍼 설계를 최적화하였다. 그리고 메모리 버스 제어기는 합성된 게이터 수를 최소화시킬 수 방법으로 설계하였다. 협대역 TDMA 중계 통신의 동기 기능을 구현하기 위하여 네트워크 슬롯 동기회로와 프레임 동기회로를 분리하여 게이트수를 줄였다. 이 방법을 사용하여 9만 게이트의 Xilinx FPGA XC6SLX9에서 약 37%(34,000게이트)를 사용하였다. 32비트 싱크워드를 사용한 1024비트 프레임의 통신 수신율은 약 96.4%이다. 설계된 기저대역 중계모뎀을 사용하여 14홉의 중계에서 측정한 최대전송지연시간은 230.4ms이다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.221-225
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• 2003

The MFIS-FET(Field Effect Transistor) devices using $BLT/Y_2O_3$ buffer layer on p-Si(100) substrates were fabricated by the Sol-Gel method and conventional memory processes. The crystal structure, morphologies and electrical properties of prepared devices were investigated by using various measuring techniques. From the C-V(capacitance-voltage) data at 5V, the memory window voltage of the $Pt/BLT/Y_2O_3/si$ structure decreased from 1.4V to 0.6V with increasing the annealing temperature from $700^{\circ}C\;to\;750^{\circ}C$. The drain current (Ic) as a function of gate voltages $(V_G)$ for the $MFIS(Pt/BLT/Y_2O_3/Si(100))-FET$ devices at gate voltages $(V_G)$ of 3V, 4V and 5V, the memory window voltages increased from 0.3V to 0.8V as $V_G$ increased from 3V to 5V.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권3호
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• pp.311-315
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• 2008

최근 인터넷 망에서 고속 스위칭을 위하여 입출력 인터페이스 간 패킷 전송에 있어서 스위칭 패브릭이 적용되고 있다. 기존의 구조들은 가변 길이 IP 패킷의 처리에 ATM 스위칭 패브릭을 그대로 적용하기 위해 패킷을 일정 크기로 분할 및 재조립하거나 크로스포인트에 버퍼를 두는 방식을 고려하고 있어 시스템에 부하를 가져온다. 본 논문에서는 데이타 메모리 평면과 스위칭 평면을 분리하여 패킷 데이타는 독립된 메모리 구조에 저장하고 동시에 메모리 주소 포인터 부분만 스위칭 패브릭을 통과하도록 하는 새로운 스위치 구조를 제안한다. 스위칭 패브릭은 주소 포인터와 기본적인 정보를 포함하는 아주 작은 미니 패킷이 통과하게 되는데 이것은 가변길이 패킷들이 경쟁하는 스위칭 패브릭과 비교할 때 탁월한 스위칭 속도를 가진다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권4호
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• pp.213-225
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• 2007

최근 디지털 카메라, MP3 플레이어, 핸드폰과 같이 이동성이 중요한 요소로 차지하는 기기들이 많이 등장하였다. 이에 따라 소형화, 대용량화, 저 전력화, 비휘발성, 고속화 그리고 충격에 강한 저장장치가 필요하게 되었다. 플래시 메모리는 이러한 요구사항을 만족시키는 저장장치이다. 플래시 메모리는 하드웨어적 특성으로 인해 쓰기 전 소거(erase-before-write)연산을 수행해야만 한다. 따라서 플래시 메모리를 효과적으로 동작시키기 위해서 FTL이 필요하다. FTL은 플래시 메모리의 단점을 보완해주면서 상위파일 시스템을 그대로 사용할 수 있는 장점을 가진다. 따라서 차후 디스크는 플래시 메모리로 대체될 것이다. 대부분의 PC에서 윈도우즈 기반의 OS를 사용하기 때문에 기존 FTL이 윈도우즈 기반의 OS에서 어떠한 성능을 보이는지 분석할 필요가 있다. 본 논문에서는 실험속도를 빠르게 하기 위해 FTL 성능분석도구를 개발한다. 이를 이용하여 여러 FTL 알고리즘들이 윈도우즈 기반의 OS의 디스크 I/O를 처리하는 성능을 분석한다. FTL의 성능은 매핑 방법, 한 블록 내에 섹터를 기록하는 방법과 덮어쓰기의 처리방법 둥을 분석하여 비교가 가능하다. 실험한 FTL중 개선된 로그 블록 기법이 실험 결과 중에 가장 좋은 성능을 보인다. 따라서 차후 디스크가 플래시 메모리로 대체 될 경우, 로그 블록 기법을 잘 적용 시켜야 할 것이다.

• 한국정보과학회논문지:정보통신
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• 제27권4호
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• pp.489-497
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• 2000

주문형 비디오(Video On Demand)서버의 구현은 현재까지도 많은 부분에 한계를 가지고 있으며 이를 해결하기 위한 연구들이 활발히 진행되고 있다. 주문형 비디오 서비스의 한계는 대부분이 자원(디스크, 버퍼)의 제한 때문에 발생하고 있으며 디스크어레이(Disk Array)나, 메모리 뱅크(Memory Bank)와 같은 특수한 하드웨어를 사용하여 해결하고 있다. 또한 이와 아울러 그룹핑이나 버퍼 공유기법과 같은 소프트웨어적인 방법도 제안되었다. 본논문에서는 주분형 비디오 서버의 한계 중 디스크대역폭과 버퍼공간의 한계점에 의한 문제를 해결하기위하여 개선된 그룹핑 방법과 버퍼 공유 및 관리 방법을 제안한다. 제안하는 그룹핑 방법은 비디오의 인기도에 기반을 둔 방법을 사용하며 버퍼 공유방법은 버퍼의 크기 및 디스크의 대역폭 가용량에 따라 적응적으로 병합 분할하는 방법을 사용한다, 제안하는 병합 분할 방법은 피기백킹(piggy-backing)개념을 도입하였으며 시뮬레이션을 통해 제안하 방법의 우수성을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.1-14
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• 2001

Current status and prospects of FET-type FeRAMs (ferroelectric random access memories) are reviewed. First, it is described that the most important issue for realizing FET-type FeRAMs is to improve the data retention characteristics of ferroelectric-gate FETs. Then, necessary conditions to prolong the retention time are discussed from viewpoints of materials, device structure, and circuit configuration. Finally, recent experimental results related to the FET-type memories are introduced, which include optimization of a buffer layer that is inserted between the ferroelectric film and a Si substrate, development of a new ferroelectric film with a small remnant polarization value, proposal and fabrication of a 1T2C-type memory cell with good retention characteristics, and so on.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1990년도 추계학술대회 논문집 학회본부
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• pp.443-445
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• 1990

In this paper, a high speed graphic processor module with a real-time processing capability is proposed, where the module is design to be compatible to the standard VME bus and consists of TMS34010 Graphic processor, TMS44C251 frame buffer, 512KB system memory and BT101 digital to analog converter. The proposed graphic module is implemented and tested in real-time via experiments with an integrated system with other VME modules.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.799-802
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• 1998

As we know, gigabit ethernet is a new technology to be substituted for current fast ethernet used widely in local area network. The switch used in gigabit ethernet should deal with frames in giga-bps. To do such a fast switching, we need that serveral processes meet the budgets, such as MAC address table lookup, several giga speed path setup, fast scheduling, and etc. Especially MAC address table lookup has to be processed in the same speed with speed of incoming packets, thus the bottleneck in the process can cause packet loss by the overflow in the input buffer. We devise new practical hardware hashing method to perform fast table lookup by minimizing the number of external memory access and accelerating with hardware.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.679-682
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• 1998

This paper presents the VLSI implementation of RS(reed-solomon) decoder using the Modified Euclidean Algorithm(hereafter MEA) for DVD(Digital Versatile Disc) and CD(Compact Disc). The decoder has a capability of correcting 8-error or 16-erasure for DVD and 2-error or 4-erasure for CD. The technique of polynomial evaluation is introduced to realize syndrome calculation and a polynomial expansion circuit is developed to calculate the Forney syndrome polynomial and the erasure locator polynomial. Due to the property of our system with buffer memory, the MEA architecture can have a recursive structure which the number of basic operating cells can be reduced to one. We also proposed five criteria to determine an uncorrectable codeword in using the MEA. The overall architecture is a simple and regular and has a 4-stage pipelined structure.