• ETRI Journal
• /
• 제36권5호
• /
• pp.876-879
• /
• 2014

In current NAND flash design, one of the most challenging issues is reducing peak current consumption (peak ICC), as it leads to peak power drop, which can cause malfunctions in NAND flash memory. This paper presents an efficient approach for reducing the peak ICC of the cache program in NAND flash memory - namely, a program Cache Busy Time (tPCBSY) control method. The proposed tPCBSY control method is based on the interesting observation that the array program current (ICC2) is mainly decided by the bit-line bias condition. In the proposed approach, when peak ICC2 becomes larger than a threshold value, which is determined by a cache loop number, cache data cannot be loaded to the cache buffer (CB). On the other hand, when peak ICC2 is smaller than the threshold level, cache data can be loaded to the CB. As a result, the peak ICC of the cache program is reduced by 32% at the least significant bit page and by 15% at the most significant bit page. In addition, the program throughput reaches 20 MB/s in multiplane cache program operation, without restrictions caused by a drop in peak power due to cache program operations in a solid-state drive.

• 한국정보처리학회논문지
• /
• 제3권1호
• /
• pp.118-126
• /
• 1996

메모리의 계층적 구조는 메모리의 접근 속도를 개선하고 프로그래밍 공간을 확장 하는데 유용한 메카니즘이다. 그러나 이 구조는 데이타의 참조를 위해서 적어도 두번- 주소 변환을 위한 TLB 와 원하는 데이타를 위한 데이타 캐시-의 메모리 접근이 필요하다. 만약 캐시의 크기가 가상 메모리의 페이지 크기와 캐시 메모리의 연관 정도의 곱보다 커지면 TLB접근과 데이타 캐시의 접근을 병렬로 수행하기 어려우며, 따라서 프로세서 타이밍의 임계 경로가 길어져 성능에 영향을 미친다. 이들의 병렬 접근을 성취하기 위하여 직접 사상 TLB와 조그마한 완전 연관 사상 TLB를 결합하나 혼합 사상 TLB를 제 안한다. 전자는 TLB 접근에 따른 지연시간을 줄 일 수 있으며 후자는 전자로부터 발생한 충돌 부재를 제거할 수 있게 된다. 트레이스 구동 모의 실험 결과에 의하면 제안된 TLB 는 4개의 엔트리로만 구성된 완전사상 TLB를 추가하더라도 부재율의 상승에 의한 영향이 주소변환에 따른 지연시간 축소에 위하여 상쇄되므로 효과적이다.

• 한국정보통신학회논문지
• /
• 제16권8호
• /
• pp.1734-1740
• /
• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.

• 정보보호학회논문지
• /
• 제22권5호
• /
• pp.1069-1078
• /
• 2012

컴퓨터 시스템의 안전성을 위협하는 주요 취약점으로 메모리 관련 취약점이 알려져 있으며, 최근 들어 이러한 메모리 취약점을 이용한 시스템 상에서의 실제 공격 또한 증가하고 있다. 이에 따라 시스템을 보호하기 위해서 다양한 메모리 보호 메커니즘들이 연구되고 운영체제를 통해 구현되어 왔지만, 더불어 이를 우회할 수 있는 공격 기법들 또한 발전하고 있다. 특히 버퍼 오버플로우 공격은 Return to Library, Return-Oriented Programming 등의 공격 기법으로 발전되어왔으며, 최근에는 Return-Oriented Programming 공격 기법에 대한 보호 방법 등의 연구로 인해 이를 우회하는 Jump-Oriented Programming 공격 기법이 등장하였다. 따라서 본 논문에서는 메모리 관련 공격 기법 중 최근 등장한 Jump-Oriented Programming 공격 기법에 대해 살펴보고, 이에 대한 특징을 분석한다. 또한, 분석된 특징을 통한 바이너리 수준에서의 탐지 메커니즘을 제안하고, 실험을 통해 제안하는 방법이 Jump-Oriented Programming 공격에 대한 탐지가 가능함을 검증한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제14권4호
• /
• pp.378-388
• /
• 2008

플래시 메모리는 전력 소모가 작고 충격과 진동에 강하며 크기가 작다는 특성 때문에 최근 노트북이나 UMPC(Ultra Mobile PC)와 같은 이동 컴퓨팅 시스템에서 하드디스크를 대체할 대용량 저장 매체로서 주목 받고 있다. 플래시 메모리에 기반한 저장 장치는 일반적으로 랜덤 읽기 성능이나 순차 읽기, 순차 쓰기 성능이 매우 좋은데 비해, 덮어쓰기가 불가능한 플래시 메모리의 물리적인 제약으로 인하여 소량의 랜덤 쓰기 성능은 떨어진다. 본 논문은 이 문제를 해결하기 위한 두 가지 중요한 특징을 갖는 SSD(Solid State Disk) 아키텍처를 제안하였다. 첫 번째로 비휘발성 이면서도 SRAM과 동일한 인터페이스로 덮어쓰기가 가능한 작은 크기의 FRAM(Ferroelectric RAM)을 NAND 플래시 메모리와 함께 사용하여 소량 쓰기 오버헤드를 최소화하였다. 두 번째, 호스트 쓰기 요청들도 소량 랜덤 쓰기와 대량 순차 쓰기로 분류하여 각각에 대해 최적의 쓰기 버퍼 관리 방법을 적용하였다. 평가 보드 상에서 SSD 프로토타입을 구현하고 PC 사용 환경의 워크로드에 기반한 벤치마크를 이용하여 성능을 평가해 본 결과 랜덤 패턴을 보이는 워크로드에서는 하드디스크나 기존의 상용 SSD들에 비해 처리율(throughput) 측면에서 3배 이상의 성능을 보였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권3호
• /
• pp.178-192
• /
• 2006

버퍼 오버플로우 공격은 Code Red나 SQL Stammer와 같은 최근의 웜의 발발에서 알 수 있는 것과 같이 가장 강력하고 치명적인 형태의 악성 코드 공격이다. 버퍼 오버플로우 공격은 일반적으로 시스템에 비정상적인 증상들을 유발한다. 버퍼 오버플로우 공격에 대한 기존의 대처방안들은 심각한 성능 저하를 초래하거나, 다양한 형태의 버퍼 오버플로우 공격을 모두 방지하지 못했으며, 특히 일반적으로 사용되는 소프트웨어 패치를 사용하는 방법은 버퍼 오버플로우 입의 확산을 효과적으로 차단하지 못한다. 이러한 문제를 해결하고자 본 논문에서는 적은 하드웨어 비용과 성능 저하만으로 거의 모든 악성 코드 공격을 탐지하고 피해를 복구할 수 있도록 하는 복귀 주소 포인터 스택 (Return Address Pointer Stack: RAPS) 과 변조 복구 버퍼 (Corruption Recovery Buffer: CRB)라는 마이크로 구조 기술들을 제안한다. 버퍼 오버플로우 공격으로 인한 비정상적인 증상들은 RAPS를 통해 프로세스 실행 중 메모리 참조의 안전성을 점검함으로써 쉽게 탐지될 수 있으며, 이는 그러한 공격들에 의한 잠재적인 데이타 흑은 제어 변조를 피하는 것을 가능하게 한다. 안전 점검 장치의 사용으로 인한 하드웨어 비용과 성능 손실은 거의 발생하지 않는다. 또한, RAPS에 비해 더욱 강도 높은 방법인 CRB를 이용하여 보안 수준을 더욱 향상시킬 수 있다. 변조 복구 버퍼는 안전 점검 장치와 결합되어 버퍼 오버플로우 공격에 의해 발생했을 가능성이 있는 의심스러운 쓰기들을 저장함으로써 공격이 탐지되는 경우 메모리의 상태를 공격 이전의 상태로 복구시킬 수 있다. SPEC CPU2000 벤치마크 중에서 선정한 프로그램들에 대해 상세한 시뮬레이션을 수행함으로써, 제안된 마이크로구조 기술들의 효율성을 평가할 수 있다. 실험 결과는 안전 점검 장치를 사용하여 공격으로 인한 복귀 주소 변조로부터 스택 영역을 방어하는 것이 시스템의 이상 증상들을 상당 부분 감소시킬 수 있다는 것을 보여준다. 또한, 1KB 크기의 작은 변조 복구 버퍼를 안전 점검 장치와 함께 사용할 경우 스택 스매싱 공격으로 인해 발생하는 추가적인 데이타 변조들까지 막아낼 수가 있는데, 이로 인한 성능 저하는 2% 미만에 불과하다.

• 대한전자공학회논문지TC
• /
• 제41권9호
• /
• pp.73-80
• /
• 2004

본 논문에서는, 고성능 결함 감내 셀 스위치인, 사이클릭 벤얀 망의 셀 순서의 무결성 문제를 해결하기 위한 셀 재배열 버퍼를 제시한다. 사이클릭 벤얀 스위치는, 편향 자기 경로제어를 사용하여, 입력 정합과 출력 정합 사이에 다중 경로들을 제공함으로써, 높은 신뢰성을 제공하고, 스위치의 내부 링크들의 혼잡 문제를 해결한다. 그런데, 이러한 다중 경로들은 길이가 서로 다를 수 있다 따라서 셀들이 입력 정합에 도착한 순서와 다르게 출력 정합에 도달할 수 있다. 제안된 셀 재배열 버퍼는 이러한 셀 순서의 무결성 문제를 해결하는 일종의 하드웨어 슬라이딩 윈도우 메커니즘이다. 본 장치 구성의 주요 비용은 슬라이딩 윈도우를 구성하는 하드웨어 비용이다. 따라서 필요한 슬라이딩 윈도우의 크기를 계산하기 위해서, 비균일 주소 분포를 가진 트래픽 부하 하에서 스위치를 시뮬레이션하여, 셀들이 스위치를 통과할 때 발생하는 지연 분포를 분석을 하였다. 이 분석을 통하여, 적은 양의 범용 메모리와 제어 논리를 사용하여, 셀 순서의 무결성 문제를 해결하는 셀 재배열 버퍼를 만들 수 있다는 사실을 밝혔다. 본 논문에서 제시한 셀 재배열 버퍼는 다른 다중 경로 스위칭 망들을 위해서도 사용될 수 있다.

• 한국전기전자재료학회논문지
• /
• 제31권4호
• /
• pp.208-211
• /
• 2018

This paper details the design of a 1,200 V class trench gate field stop IGBT (insulated gate bipolar transistor) with a nano gate structure smaller than 1 um. Decreasing the size is important for lowering the cost and increasing the efficiency of power devices because they are high-voltage switching devices, unlike memory devices. Therefore, in this paper, we used a 2-D device and process simulations to maintain a gate width of less than 1 um, and carried out experiments to determine design and process parameters to optimize the core electrical characteristics, such as breakdown voltage and on-state voltage drop. As a result of these experiments, we obtained a wafer resistivity of $45{\Omega}{\cdot}cm$, a drift layer depth of more than 180 um, an N+ buffer resistivity of 0.08, and an N+ buffer thickness of 0.5 um, which are important for maintaining 1,200 V class IGBTs. Specially, it is more important to optimize the resistivity of the wafer than the depth of the drift layer to maintain a high breakdown voltage for these devices.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2000년도 하계학술대회 논문집
• /
• pp.71-74
• /
• 2000

Pt/Pb$TiO_3$/$SrTiO_3$/p-Si films were prepared by metallo-organic solution deposition(M0SD) method and investigated its structure and ferroelectric properties. Crystallinity of specimen as a funtions of post annealing temperature and the thickness of $SrTiO_3$(STO) buffer layer was studied using XRD and AFM. Based on C-V and P-E curve, $PbTiO_3$(PTO) capacitors showed good ferroelectric hysteresis arising from the polarization switching properties. When the thickness of ST0 buffer layer between PTO and Si substrate was 260 nrn and the post annealing temperature was $650^{\circ}C$, it was showed that production of the pyrochlore phase due to interdiffusion of Si into FTO was prevented. The dielectric constant of FTO thin films calculated from a maximum Cma in the accumulation region was 180 and the dielectric loss was 0.30 at 100 kHz frequency. The memory window in the C-V curve is 1.6V at a gate voltage of 5V.

• 한국세라믹학회지
• /
• 제40권1호
• /
• pp.52-61
• /
• 2003

R.F 마그네트론 스퍼터링법으로 ZrO$_2$ 확산 방지막과 SrBi$_2$Ta$_2$$O_{9}$ 강유전 박막을 증착하여 MFIS 구조론 제작하였다. 절연층의 후열처리가 절연층 및 MFIS 구조의 전기적 특성에 미치는 영향을 관찰하기 위해서 일반 분리기로와 RTA로에서 각각 산소 분위기와 아르곤 분위기에서 550~85$0^{\circ}C$의 온도범위에서 후열처리를 행한 후, C-V 특성 및 누설전류 특성을 분석하였다. RTA 75$0^{\circ}C$ 산소 분위기에서 후열처리된 20nm의 두께를 가지는 ZrO$_2$ 박막에서 최대의 메모리 윈도우 값을 얻었다. Pt/SBT(260nm)ZrO$_2$(20nm)/Si 구조는 Pt/SBT(260nm)/Si 구조의 값보다 C-V 특성 및 누설전류 특성이 우수하였으며 이러한 결과는 ZrO$_2$ 박막이 SBT와 Si사이에서 우수한 완충층의 역할을 함을 알 수 있었다.