• ETRI Journal
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• 제27권6호
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• pp.691-696
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• 2005

In asynchronous transfer mode (ATM) networks, fixed length cells of 53 bytes are transmitted. A cell may be discarded during transmission due to buffer overflow or a detection of errors. Cell discarding seriously degrades transmission quality. The quality degradation can be reduced by employing efficient forward error control (FEC) to recover discarded cells. In this paper, we present the design and implementation of decoding equipment for FEC in ATM networks based on a single parity check (SPC) product code using very-large-scale integration (VLSI) technology. FEC allows the destination to reconstruct missing data cells by using redundant parity cells that the source adds to each block of data cells. The functionality of the design has been tested using the Model Sim 5.7cXE Simulation Package. The design has been implemented for a $5{\times}5$ matrix of data cells in a Virtex-E XCV 3200E FG1156 device. The simulation and synthesis results show that the decoding function can be completed in 81 clock cycles with an optimum clock of 56.8 MHz. A test bench was written to study the performance of the decoder, and the results are presented.

• Journal of Communications and Networks
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• 제18권2호
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• pp.210-217
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• 2016

In this paper, we propose a low complexity multiple-input multiple-output (MIMO) detection algorithm with adaptive interference mitigation in downlink multiuser MIMO (DL MU-MIMO) systems with quantization error of the channel state information (CSI) feedback. In DL MU-MIMO systems using the imperfect precoding matrix caused by quantization error of the CSI feedback, the station receives the desired signal as well as the residual interference signal. Therefore, a complexMIMO detection algorithm with interference mitigation is required for mitigating the residual interference. To reduce the computational complexity, we propose a MIMO detection algorithm with adaptive interference mitigation. The proposed algorithm adaptively mitigates the residual interference by using the maximum likelihood detection (MLD) error criterion (MEC). We derive a theoretical MEC by using the MLD error condition and a practical MEC by approximating the theoretical MEC. In conclusion, the proposed algorithm adaptively performs interference mitigation when satisfying the practical MEC. Simulation results show that the proposed algorithm reduces the computational complexity and has the same performance, compared to the generalized sphere decoder, which always performs interference mitigation.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.83-94
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• 2003

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100㎒ 샘플링 클럭 주파수와 10㎒ 입력 신호 주파수에서 SFDR은 약 65㏈로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350㎛ × 750 ㎛ 의 면적을 갖는다.

• 한국통신학회논문지
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• 제17권7호
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• pp.666-676
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• 1992

본 논문에서는 RAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한알고리즘과 테스트회로를 제안하였다. 기존의 테스트회로와 사용된 알고리즘은 RAM셀들을 연속적으로 테스트하거나 메모리의 2차원적 구조를 사용하지 못했기 때문에 많은 테스트 시간이 소요되었다. 본 논문에서는 기존의 RAM회로에 테스트를 위한 부가적인 회로를 첨가하여 병렬적으로 RAM을 테스트 하는 방법을 제안하였다. 부가적으로 첨가된 회로로는 병렬 비교기와 오류 검출기, 그룹 선택회로 이고 병렬 테스팅 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트 패턴을 구하기 위해 Eulerian경로의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 b x w=n의 매트릭스 형태로 표현되는 RAM을 테스트하는데 325*워드라인 수 만큼의 동작이 필요하게 된다. 구현한 각 회로에 대해서 회로 시뮬레이션을 수행한 후 10 bit*32 word Testable RAM을 설계하였다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 한국전자파학회논문지
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• 제23권1호
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• pp.38-46
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• 2012

본 논문에서는 OFDM 시스템에서 고속 처리와 성능 향상을 위한 LDPC 코드 기반 결정 궤환 등화기(Decision Feedback Equalizer: DFE)를 제안한다. LDPC 코드는 우수한 오류 정정 능력과 Shannon의 채널 용량에 근접하는 성능을 갖는다. 그러나, 많은 parity 검사 행렬과 반복 횟수를 가진다는 단점이 있다. 제안된 시스템에서는 판정된 신호와 복호기 사이의 신호의 MSE(Mean Square Error)를 등화기로 피드백한다. 이러한 방법을 사용하면 추정된 채널 응답을 보정해 주기 때문에 성능을 향상시킬 수 있다. 또한, 동일한 성능에서 피드백이 포함되지 않은 시스템보다 낮은 반복 횟수를 갖기 때문에 시스템의 복잡도를 줄일 수 있다. 시뮬레이션을 통해 다중 경로 채널에서 CFO(Carrier Frequency Offset)와 위상 잡음이 고려된 OFDM 시스템의 성능을 평가하여 제안 시스템의 우수성을 보인다.

• 한국통신학회논문지
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• 제37권7A호
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• pp.535-544
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• 2012

무선통신시스템에서의 고용량 데이터 전송을 위해 MIMO 전송은 필수적인 기술의 하나로 자리매김하였다. 더불어 열악한 채널환경에서 요구되는 성능을 만족하기 위해서는 반드시 고효율 오류정정부호를 사용하여야하며, 반복적인 복호 기법을 사용하는 터보부호나 저밀도 패리티 검사부호 등이 그 예라고 할 수 있다. 이러한 오류정정 부호들의 우수한 성능은 반드시 MIMO 검출 단에서의 정확한 연판정 검출 값이 전제되어야 한다. 본 논문에서는 매우 적은 복잡도로 효과적으로 연판정 검출 값을 복호기에 전달 할 수 있는 방법으로써 채널 행렬의 QR 분해기법을 적용한 연판정 검출 기법을 제안한다. 본 논문에서 제안하는 방식은 먼저 연판정 MIMO 검출 단계를 두 단계로 나누어 복잡도를 획기적으로 감소시킬 수 있는 방법과 결합하였으며, 채널 행렬에 대하여 직접 역행렬을 구하는 방식에 비해서 안테나 수가 증가할수록 훨씬 더 적은 복잡도로 동일한 성능을 얻을 수 있다.

• 한국정보처리학회논문지
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• 제1권4호
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• pp.469-478
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• 1994

이 연구에서는 고해상도 컬러 그래픽, 디지탈 영상신호처리, HDTV 등에 적합한 10비트 이상의 고해상도, 100 MHz이상의 변환 속도를 갖는 고속, 고정밀 정보처리용 D/A변환기를 설계하였다. 고속 동작을 위해 매트릭스 형태의 전류원 배열, 파이프 라인을 사용하지 않는 래치, 그리고 트랜스미션 함수 이론을 이용한 이차원 구조의 디 코더를 설계하였다. 이러한 구조는 정확성 및 선형성에서 우수한 특성을 보이며, 빠른 변환속도, 저전력 구현에 적합하다. 실리콘 면적의 소비를 줄이고 정밀도를 유지하기 위해 매트릭스 전류원을 가중 전류원과 비가중 전류원으로 분리하여 구성하였다. 고정 밀도를 얻기 위한 방안으로 글리치를 억제하는 새로운 전류원을 설계하고, 선형성을 개선하기위한 방안으로, 특정 시스템에서 최적의 스위칭 순서를 결정할 수 있고, grade error, 대칭적 오차 어느 것도 최대가 되지 않도록 제한하는 새로운 스위칭 알고리즘 을 제안하였다. 설계된 회로는 5V 공급 전원에 대하여 130mW의 전력소비 특성을 보이 고, 10 비트 이상의 분해능, 100MHz 이상의 속도로 동작할 수 있다.

• 대한전자공학회논문지SP
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• 제48권4호
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• pp.98-106
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• 2011

Wyner-Ziv 부호화에서의 시간예측은 원본 영상을 알 수 없는 Wyner-Ziv 복호화기에서 이루어지기 때문에 압축성능 저하를 피할 수 없었다. 이를 해결할 방안으로 Wyner-Ziv 부호화기의 가장 큰 장점인 부호화기의 경량화를 유지하면서도 최소한의 시간예측을 부호화기에서 하기 위하여 제안된 기술이 Wyner-Ziv 잔차 신호 부호화 기술이다. 이 기술은 키 프레임과 부호화 하는 Wyner-Ziv 프레임간의 단순한 차로 만들어진 잔차 신호를 분산비디오 부호화 하는 것이다. 하지만, 화소 영역에서 이잔차 신호 부호화 기술을 적용할 경우 기존의 화소영역 Wyner-Ziv 부호화보다는 성능이 개선되지만, 변환영역 Wyner-Ziv 부호화 기술과는 유사한 성능에 그쳤다. 이에 변환영역 WZ 잔차 신호 부호화 기술개발의 시도가 있었으나, 기존의 변환영역 WZ 부호화가 사용하는 양자화와의 호환성 문제로 성능 저하가 있었다. 이를 해결하기 위해 본 논문에서는 기존의 고정적인 양자화 행렬과 양자화 레벨을 WZ 프레임의 잔차 신호에 따라 적응적으로 바꿀 수 있는 양자화를 제안한다. 제안 방법은 Wyner-Ziv 프레임만 고려하였을 때, 4개의 영상에서 평균 약 22%의 BDBR 이득과 약 1.2dB의 BDPSNR 이득을 보인다.

• 지능정보연구
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• 제27권3호
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• pp.175-197
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• 2021

최근 딥 러닝 기술의 발전으로 뉴스, 블로그 등 다양한 문서에 포함된 텍스트 분석에 딥 러닝 기술을 활용하는 연구가 활발하게 수행되고 있다. 다양한 텍스트 분석 응용 가운데, 텍스트 분류는 학계와 업계에서 가장 많이 활용되는 대표적인 기술이다. 텍스트 분류의 활용 예로는 정답 레이블이 하나만 존재하는 이진 클래스 분류와 다중 클래스 분류, 그리고 정답 레이블이 여러 개 존재하는 다중 레이블 분류 등이 있다. 특히, 다중 레이블 분류는 여러 개의 정답 레이블이 존재한다는 특성 때문에 일반적인 분류와는 상이한 학습 방법이 요구된다. 또한, 다중 레이블 분류 문제는 레이블과 클래스의 개수가 증가할수록 예측의 난이도가 상승한다는 측면에서 데이터 과학 분야의 난제로 여겨지고 있다. 따라서 이를 해결하기 위해 다수의 레이블을 압축한 후 압축된 레이블을 예측하고, 예측된 압축 레이블을 원래 레이블로 복원하는 레이블 임베딩이 많이 활용되고 있다. 대표적으로 딥 러닝 모델인 오토인코더 기반 레이블 임베딩이 이러한 목적으로 사용되고 있지만, 이러한 기법은 클래스의 수가 무수히 많은 고차원 레이블 공간을 저차원 잠재 레이블 공간으로 압축할 때 많은 정보 손실을 야기한다는 한계가 있다. 이에 본 연구에서는 오토인코더의 인코더와 디코더 각각에 스킵 연결을 추가하여, 고차원 레이블 공간의 압축 과정에서 정보 손실을 최소화할 수 있는 레이블 임베딩 방법을 제안한다. 또한 학술연구정보서비스인 'RISS'에서 수집한 학술논문 4,675건에 대해 각 논문의 초록으로부터 해당 논문의 다중 키워드를 예측하는 실험을 수행한 결과, 제안 방법론이 기존의 일반 오토인코더 기반 레이블 임베딩 기법에 비해 정확도, 정밀도, 재현율, 그리고 F1 점수 등 모든 측면에서 우수한 성능을 나타냄을 확인하였다.