• 한국정보전자통신기술학회논문지
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• 제9권2호
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• pp.155-161
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• 2016

본 논문은 광 도움 전기화학적 식각으로 나노갭 트렌치 구조를 형성하고 이를 이용해서 정전 용량형 가속도 센서를 설계하고 제작한 것에 대한 연구이다. 정전 용량형 가속도 센서의 감도를 증가시키기 위해 스프링에 연결된 관성질량과 연결된 전극과 감지전극 사이의 간격을 좁혀 커패시턴스의 변화량을 증가시키고 있다. 이를 실현시키기 위해 광-도움 전기화학적 식각을 이용하였고 ANSYS 프로그램을 이용하여 구조해석을 실시하여 $1mm{\times}mm$ 크기의 초소형 정전 용량형 가속도 센서를 설계하였다. 광-도움 전기화학적 식각의 실험 변수인 빛의 세기, dc 전압, 용액의 조성, 피치 등을 고려하여 가속도 센서는 제작 되었다. 최적 공정 조건은 dc전압 2V, Blue LED 20mA, 49wt%HF:DMF:D.I.Water=1:20:10, 피치 $20{\mu}m$이며, 폭 344nm, 깊이 $11.627{\mu}m$의 나노갭 트렌치가 형성되었다.

• 전자공학회논문지
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• 제50권10호
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• pp.76-81
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• 2013

130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.40-47
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• 2009

본 논문에서는 mixed driving 방식을 이용하고 이미지 개선을 위해 $\gamma$-correction을 수행하는 QVGA급 TFT-LCD driver IC의 Source Driver를 설계한다. 240 RGB ${\times}$ 320 dots resolution을 가진 source driver는 720개의 채널을 통해 TFT-LCD 패널을 구동하고 18-bit의 RGB 데이터를 사용하여 26만 color를 수행한다. Mixed driving 방식은 종전의 좋은 구동력을 가진 channel amp. driving 방식에 저면적이 가능한 gray amp. driving 방식을 혼합한 방식으로서, 영상이 동일 색상을 가지는 worst case를 감지하여 구동력을 높여주는 방식을 사용함으로써 적절한 구동력과 저면적을 구현하는 설계방식이다. 본 Source Driver는 $0.35{\mu}m$ Magnachip embedded DRAM 공정을 사용하여 설계하였으며 Hspice를 사용하여 시뮬레이션을 하였다. 실험결과, 기존의 gayscale driving 방식에서는 hsync time을 만족시키지 못하는데 비해 $17{\mu}s$의 channel 구동시간으로 충분한 timing margin을 가지고 액정 channel 을 구동할 수 있으면서, 구동 앰프 78개와 제어회로를 갖는 저면적으로 설계되었다.

• Toxicological Research
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• 제33권1호
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• pp.43-48
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• 2017

With ultraviolet and visible light exposure, some pharmaceutical substances applied systemically or topically may cause phototoxic skin irritation. The major factor in phototoxicity is the generation of reactive oxygen species (ROS) such as singlet oxygen and superoxide anion that cause oxidative damage to DNA, lipids and proteins. Thus, measuring the generation of ROS can predict the phototoxic potential of a given substance indirectly. For this reason, a standard ROS assay (ROS assay) was developed and validated and provides an alternative method for phototoxicity evaluation. However, negative substances are over-predicted by the assay. Except for ultraviolet A (UVA), other UV ranges are not a major factor in causing phototoxicity and may lead to incorrect labeling of some non-phototoxic substances as being phototoxic in the ROS assay when using a solar simulator. A UVA stimulator is also widely used to evaluate phototoxicity in various test substances. Consequently, we identified the applicability of a UVA simulator to the ROS assay for photoreactivity. In this study, we tested 60 pharmaceutical substances including 50 phototoxins and 10 non-phototoxins to predict their phototoxic potential via the ROS assay with a UVA simulator. Following the ROS protocol, all test substances were dissolved in dimethyl sulfoxide or sodium phosphate buffer. The final concentration of the test solutions in the reaction mixture was 20 to $200{\mu}M$. The exposure was with $2.0{\sim}2.2mW/cm^2$ irradiance and optimization for a relevant dose of UVA was performed. The generation of ROS was compared before and after UVA exposure and was measured by a microplate spectrophotometer. Sensitivity and specificity values were 85.7% and 100.0% respectively, and the accuracy was 88.1%. From this analysis, the ROS assay with a UVA simulator is suitable for testing the photoreactivity and estimating the phototoxic potential of various test pharmaceutical substances.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.93-101
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• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

• 한국전기전자재료학회논문지
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• 제30권6호
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• pp.345-348
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• 2017

In this work, static characteristics of 4H-SiC SJ-ACCUFETs were obtained by adjusting the p-pillar region. The structure of this SJ-ACCUFET was designed by using a two-dimensional simulator. The static characteristics of SJ-ACCUFET, such as the breakdown voltages, on-resistance, and figure of merits, were obtained by varying the p-pillar doping concentration from $1{\times}10^{15}cm^{-3}$ to $5{\times}10^{16}cm^{-3}$ and the thickness from $0{\mu}m$ to $9{\mu}m$. The doping concentration and the thickness of p-pillar region are closely related to the break down voltage and on-resistance and threshold voltages. Hence a silicon carbide SJ-ACCUFET structure with highly intensified breakdown voltages and low on-resistances with good figure of merits can be achieved by optimizing the p-pillar thickness and doping concentration.

• Advances in materials Research
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• 제3권4호
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• pp.217-225
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• 2014

In this study, a forging steel alloyed with both Nb and V was used as experimental material and the hot deformation behavior has been studied for this steel by conducting the compressive deformation test at temperature of $900-1150^{\circ}C$ and strain rate of $0.01-0.01s^{-1}$ in a MMS-300 thermo-mechanical simulator. The microstructure evolution, particularly the dynamically recrystallized microstructure, of the experimental steel at elevated temperatures, strain rates and strain levels, was characterized by optical microstructural observation and the constitutive equation in association with the activation energy and Zener-Hollomon parameter. The curves of strain hardening rate versus stress were used to determine the critical strain and peak strain, and their relation was connected with Zener-Hollomon parameter. Under the conditions of processing temperature $900^{\circ}C$ and strain rate $0.01s^{-1}$, the dynamic recrystallization took place and the austenite grain size was refined from $164.5{\mu}m$ to $28.9{\mu}m$.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.249-252
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• 2000

A new Smart rower IC's based on the Partial SOI technology was designed for such applications as mobile communication systems, high-speed HDD systems etc. A new methodology of integrating a 0.8${\mu}{\textrm}{m}$ BiCMOS compatible Smart Power technology, high voltage bipolar device, high speed SAVEN bipolar device, LDD NMOSFET and a new LDMOSFET based on the Partial SOI technology is presented in this paper. The high voltage bipolar device has a breakdown voltage of 40V for the output stage of analog circuit. The optimized Partial SOI LDMOSFET has an off-state breakdown voltage of 75 V and a specific on- resistance of 0.249mΩ.$\textrm{cm}^2$ with the drift region length of 3.5${\mu}{\textrm}{m}$. The high-speed SAVEN bipolar device shows cut-off frequency of about 21㎓. The simulator DIOS and DESSIS has been used to get these results.

• ETRI Journal
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• 제42권3호
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• pp.351-365
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• 2020

Directional sensor networks (DSNs) can significantly improve the performance of a network by employing energy efficient communication protocols. Neighbor discovery is a vital part of medium access control (MAC) and routing protocol, which influences the establishment of communication between neighboring nodes. Neighbor discovery is a challenging task in DSNs due to the limited coverage provided by directional antennas. Furthermore, in these networks, communication can only take place when the beams of the directional antennas are pointed toward each other. In this article, we propose a novel multiple token-based neighbor discovery (MuND) protocol, in which multiple tokens are transmitted based on an area exploration algorithm. The performance of the protocol is evaluated using the Cooja simulator. The simulation results reveal that the proposed MuND protocol achieves lower neighbor discovery latency, with a 100% neighbor discovery ratio, and has a relatively low communication overhead and low energy consumption.