• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.743-746
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• 2000

Metal-ferroelectric-insulator-semiconductor(MFIS) devices using Pt/$LiNbO_3$/Si structure were successfully fabricated. The dielectric constant of the AIN film calculated from the capacitance in the accumulation region in the capacitance-voltage(C-V) curve was about 8.2. The gate leakage current density of MIS devices using a aluminum electrode showed the least value of 1$\times$$1O^{-8}$A/$cm^2$ order at the electric field of 500kV/cm. The dielectric constant of $LiNbO_3$film on AIN/Si structure was about 23 derived from 1MHz capacitance-voltage (C-V) measurement and the resistivity of the film at the field of 500kV/cm was about 5.6$\times$ $1O^{13}$ $\Omega$.cm.

• 한국재료학회지
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• 제4권7호
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• pp.759-766
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• 1994

본 연구에서는 Ta 박막 밑에 $SnO_{2}$박막층을 입혀서 $Ta/SnO_2$이중박막이 산화될 때 산소의 공급원을 2원화 함으로써 $Ta_2O_5$의 stoichiomitry를 향상시켜 $Ta_2O_5$박막 커패시터의 주설전류를 줄이고자 하였다. Tantalum을 실리콘 웨이퍼 위에 기판온도를 변화시켜 가면서 전자빔증착이나 스퍼터링 방밥으로 입히고 $500^{\circ}C$~$900^{\circ}C$에서 산화시켜 Al/$Ta_2O_5$p-Si/Al또는Al/$Ta_2O_5$/p-Si/Al과 같은 MIS형 커패시터를 만들어 유전상수 및 누설전류를 측정하였으며 XRD, AES, ESCA등을 이용하여 박막의 결정성 및 특성을 분석하였다. $SnO_{2}$박막층을 입힌 커패시터는$SnO_{2}$층을 입히지 않은 커패시터보다 10배 이상 큰 200정도의 유전상수 값을 나타내었다. 그리고 산화온도가 높으면 박막의 결정화로 인하여 유전상수는 증가하지아는 누설전류도 약간 증가하는 것이 확인되었다. 또한 높은 증착온도는 일반적으로 누설전류를 낮추는 것으로 나타났다. 특히 $SnO_{2}$층을 입힌 경우에 기판온도를 $200^{\circ}C$로 하고 $800^{\circ}C$에서 산화시켜 만든 커패스터의 경우에 $4 \times 10^{5}$V/cm의 전장강도에서 $10^{-7}A/\textrm{cm}^2$의 낮은 누설전류 값을 나타내었다. $Ta_2O_5$박막은 $700^{\circ}C$ 이상에서 박막이 결정되고, Ta /$SnO_{2}$ 이중박막을 산화시키면 처음에는 Ta박막과 $SnO_{2}$박막 계면에서 $SnO_{2}$로부터 Ta박막에 산소가 공급되지마는 점차 Sn이 Ta박막쪽으로 확산되어 결국에는 Ta-Sn-O계의 새로운 ternary oxide가 생성되는 것으로 나타났다.

• 한국진공학회지
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• 제2권2호
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• pp.246-254
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• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• KIEE International Transactions on Electrophysics and Applications
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• 제12C권4호
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• pp.208-213
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• 2002

The present study describe the electrical performance of amorphous T $a_2$ $O_{5-X}$ fabricated on the buffer layers Ti and Ti $O_2$. T $a_2$ $O_{5-X}$ thin films were grown on the Ti and Ti $O_2$ layers as a capacitor layer using reactive sputtering method. The X-ray pattern analysis indicated that the two as-deposited films were amorphous and the amorphous state was kept stable on the RTA(rapid thermal annealing) at even $700^{\circ}C$. Measurements of dielectric properties of the reactive sputtered T $a_2$ $O_{5-X}$ thin films fabricated in two simple MIS(metal insulator semiconductor), structures, (Cu/T $a_2$ $O_{5}$ Ti/Si and CuT $a_2$ $O_{5}$ Ti $O_2$Si) show that the amorphous T $a_2$ $O_{5}$ grown on Ti showed high dielectric constant (23～39) and high leakage current density(10$^{-3}$ ～10$^{-4}$ (A/$\textrm{cm}^2$)), whereas relatively low dielectric constant (～15) and tow leakage current density(10$^{-9}$ ～10$^{-10}$ (A/$\textrm{cm}^2$)) were observed in the amorphous T $a_2$ $O_{5}$ deposited on the Ti $O_2$ layer. The electrical behaviors of the T $a_2$ $O^{5}$ thin films were attributed to the contribution of Ti- $O_2$ and the compositionally gradient Ta-Ti-0, being the low dielectric layer and high leakage current barrier. In additional, The T $a_2$ $O_{5}$ Ti $O_2$ thin films exhibited dominant conduction mechanism contributed by the Poole-Frenkel emission at high electric field. In the case of T $a_2$ $O_{5}$ Ti $O_2$ thin films were related to the diffusion of Ta, Ti and O, followed by the creation of vacancies, in the rapid thermal treated thin films.films.

• 센서학회지
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• 제13권2호
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• pp.128-132
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• 2004

Short wave infrared (SWIR) photovoltaic devices have been fabricated from metal organic vapour phase epitaxy (MOVPE) grown n- on p- HgCdTe films on GaAs substrates. The MOVPE grown films were processed into mesa type discrete devices with wet chemical etching employed for meas delineation and ZnS surface passivatlon. ZnS was thermally evaporated from effusion cell in an ultra high vacuum (UHV) chamber. The main features of the ZnS deposited from effusion cell in UHV chamber are low fixed surface charge density, and small hysteresis. It was found that a negative flat band voltage with -0.6 V has been obtained for Metal Insulator Semiconductor (MIS) capacitor which was evaporated at $910^{\circ}C$ for 90 min. Current-Voltage (I-V) and temperature dependence of the I-V characteristics were measured in the temperature range 80 - 300 K. The Zero bias dynamic resistance-area product ($R_{0}A$) was about $7500{\Omega}-cm^{2}$ at room temperature. The physical mechanisms that dominate dark current properties in the HgCdTe photodiodes are examined by the dependence of the $R_{0}A$ product upon reciprocal temperature. From theoretical considerations and known current expressions for thermal and tunnelling process, the device is shown to be diffusion limited up to 180 K and g-r limited at temperature below this.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.161-161
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• 2012

질화티타늄(Titanium Nitride, TiN)은 화학적 안정성이 우수하고, N/Ti 원소 비율에 따라 열전도성 및 전기전도성이 변화하는 특성을 가지고 있어서 Metal Insulator Silicon (MIS) 나 Metal Insulator Metal (MIM) capacitor의 metal electrode 물질로 적용되고 있다. $TiCl_4$와 $NH_3$ gas를 이용하여 $500^{\circ}C$ 이상의 고온 조건에서 Chemical Vapor Deposition (CVD) 법으로 TiN 박막을 증착하는 방식이 가장 널리 사용되고 있으나, TiN 박막 내의 Chlorine (Cl) 원소가 SiO2 두께와 누설전류 밀도를 증가시키는 요인으로 작용하므로 Cl의 거동 및 함량 제어를 통한 전기적인 특성의 향상 평가가 요구되고 있다[1-3]. 본 실험에서는 $SiO_2$ 위에 TiN을 적층 한 구조에서 magnetic sector type의 Secondary Ion Mass Spectrometry (SIMS)를 이용하여 Cl 원소의 검출도 개선 방법을 연구하였다. 일반적인 $Cs^+$ 이온을 이용하여 $Cl^-$ 이온을 검출할 경우에는 TiN 하부에 $SiO_2$가 존재함에 따른 charging effect와 mass interference가 발생되는 문제점이 관찰되었다. 이를 개선하기 위해 Cl과 Cs 원소가 결합된 $ClCs^+$ cluster ion을 검출하는 방법을 시도하였으나, Cl- 이온 검출 방식에 비해 오히려 낮은 검출도를 나타내었으나 Cl 원소가 속하는 halogen 족 원소의 높은 전자 친화도 특성을 이용한 $ClCs_2^+$ cluster ion을 검출하는 방법[4]을 적용한 경우에는 $ClCs^+$ 방식에 비해 검출도가 3order 개선되는 결과를 확보하였으며, 이 결과를 토대로 Cl dose ($atoms/cm^2$) 와 Rs (ohm/sq) 간의 상관 관계에 대해 고찰하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.127-127
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• 2011

전하 트랩형 비휘발성 메모리는 10년 이상의 데이터 보존 능력과 빠른 쓰기/지우기 속도가 요구 된다. 그러나 두 가지 특성은 터널 산화막의 두께에 따라 서로 trade off 관계를 갖는다. 즉, 두 가지 특성을 모두 만족 시키면서 scaling down 하기는 매우 힘들다. 이것의 해결책으로 적층된 유전막을 터널 산화막으로 사용하여 쓰기/지우기 속도와 데이터 보존 특성을 만족하는 Tunnel Barrier engineered Memory (TBM)이 있다. TBM은 가운데 장벽은 높고 기판과 전극쪽의 장벽이 낮은 crested barrier type이 있으며, 이와 반대로 가운데 장벽은 낮고 기판과 전극쪽의 장벽이 높은 VARIOT barrier type이 있다. 일반적으로 유전율과 밴드갭(band gap)의 관계는 유전율이 클수록 밴드갭이 작은 특성을 갖는다. 이러한 관계로 인해 일반적으로 crested type의 터널 산화막층은 high-k/low-k/high-k의 물질로 적층되며, VARIOT type은 low-k/high-k/low-k의 물질로 적층된다. 이 형태는 밴드갭이 다른 물질을 적층했을 때 전계에 따라 터널 장벽의 변화가 민감하여 전자의 장벽 투과율이 매우 빠르게 변화하는 특징을 갖는다. 결국 전계에 민감도 향상으로 쓰기/지우기 속도가 향상되며 적층된 유전막의 물리적 두께의 증가로 인해 데이터 보존 특성 또한 향상되는 장점을 갖는다. 본 연구에서는 SiO2/Al2O3 (2/3 nm)와 SiO2/HfAlO (2/3 nm)의 이중 터널 산화막을 증착 시킨 MIS capacitor를 제작한 후 터널 산화막에 전하가 트랩되는 것을 피하기 위하여 다양한 열처리 온도에 따른 current-voltage (I-V), capacitance-voltage (C-V), constant current stress (CCS) 특성을 평가하였다. 급속열처리 공정온도는 600, 700, 800, 900 ${^{\circ}C}$에서 진행하였으며, 낮은 누설전류, 터널링 전류의 증가, 전하의 트랩현상이 최소화되는 열처리 공정의 최적화 실험을 진행하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.218-218
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• 2010

기존의 비휘발성 메모리 소자는 터널 절연막으로 $SiO_2$ 단일 절연막을 이용하였다. 그러나 소자의 축소화와 함께 비휘발성 메모리 소자의 동작 전압을 낮추기 위해서 $SiO_2$ 단일 절연막의 두께도 감소 시켜야만 하였다. 하지만 $SiO_2$ 단일 절연막의 두께 감소에 따라, 메모리의 동작 횟수와 데이터 보존 시간의 감소등의 문제점들로 인해 기술적인 한계점에 이르렀다. 이러한 문제점들을 해결하기 위한 연구가 활발히 진행되고 있는 가운데, 최근 high-k 물질을 기반으로 하는 Tunnel Barrier Engineered (TEB) 기술이 주목 받고 있다. TBE 기술이란, 터널 절연막을 위해 서로 다른 유전율을 갖는 유전체를 적층함으로써 쓰기/지우기 속도의 향상과 함께, 물리적인 두께 증가로 인한 데이터 보존 시간을 향상 시킬 수 있는 기술이다. 따라서, 본 연구에서는 적층된 터널 절연막에 이용되는 $HfO_2$를 FGA (Forming Gas Annealing)와 RTA (Rapid Thermal Annealing) 공정에 의한 열처리 효과를 알아보기 위해, 온도에 따른 전기적인 특성을 MIS-Capacitor 제작을 통하여 분석하였다. 이를 위해 먼저 Si 기판 위에 $SiO_2$를 약 3 nm 성장시킨 후, $HfO_2$를 Atomic Layer Deposition (ALD) 방법으로 약 8 nm를 증착 하였고, Aluminum을 약 150 nm 증착 하여 게이트 전극으로 이용하였다. 이를 C-V와 I-V 특성을 이용하여 분석함으로 써, 열처리 공정을 통한 $HfO_2$의 터널 절연막 특성이 향상됨을 확인 하였다. 특히, $450^{\circ}C$ $H_2/N_2$(98%/2%) 분위기에서 진행한 FGA 공정은 $HfO_2$의 전하 트랩핑 현상을 줄일 뿐 만 아니라, 낮은 전계에서는 낮은 누설 전류를, 높은 전계에서는 높은 터널링 전류가 흐르는 것을 확인 하였다. 이와 같은 전압에 대한 터널링 전류의 민감도의 향상은 비휘발성 메모리 소자의 쓰기/지우기 특성을 개선할 수 있음을 의미한다. 반면 $N_2$ 분위기에서 실시한 RTA 공정에서는, 전하 트랩핑 현상은 감소 하였지만 FGA 공정 후 보다는 전하 트랩핑 현상이 더 크게 나타났다. 따라서, 적층된 터널 절연막은 적절한 열처리 공정을 통하여 비휘발성 메모리 소자의 성능을 향상 시킬 수 있음이 기대된다.