• 한국통신학회논문지
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• 제36권5C호
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• pp.326-335
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• 2011

본 논문에서는 IEEE 802.16m 표현 반영된 다중안테나 기술의 성능을 모의실험을 통해 평가한다. 기지국은 4개 또는 8개의 안테나를 가지고 있으며 단말기는 2, 4, 8개의 안테나가 장착된 경우를 고려한다. 총 단말의 수는 4이며, 표준에 반영된 MIMO 모드 중 0번, 1 번, 4번 모드의 성능을 평가한다. 각 모드에 대해서 다양한 스트림 수의 적용이 가능하나, 본 논문에서 채택한 스트링 수 및 이에 따른 파일럿 패턴은 하드웨어 구현을 위한 파라메터와 동일하다. 본 논문의 mimo 모드 성능들은 하드웨어 구현 후 성공적인 동작을 검증하기 위한 기준으로 사용되었다.

• 한국통신학회논문지
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• 제32권5A호
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• pp.394-401
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• 2007

MIMO 시스템은 안테나 다이버시티와 공간 다중화의 적절한 조합에 따라 여러 가지 전송모드를 가질 수 있다. 이 논문에서는 비트 오류율에 관한 조건을 만족시키면서 전송용량을 최대화하는 전송모드를 찾고 특정 모드에 대해서는 각 안테나의 전송 기법을 최적화하는 방법을 제안한다. 모의실험을 통해 제안된 기법이 기존 기법에 비해서 전송용량을 향상시키는 것을 보인다.

• 한국인터넷방송통신학회논문지
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• 제18권2호
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• pp.33-48
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• 2018

본 연구에서는 K 사용자 다중 셀 다중 입력 다중 출력 (MIMO) 가우시안 간섭 채널에 대한 조인트 간섭 정렬 및 전력 할당 전략을 특성화한다. 수신기에서 스 태거 드 안테나 스위칭을 통해 블라인드 (blind) 간섭 정렬을 갖는 MIMO 간섭 채널을 고려한다. 우리는 채널 상태 정보가 알려지지 않았다고 가정하여 협동 셀 에지 (CE) 모바일 사용자 (MU)에 대한 전력 할당 및 실행 가능성 조건을 탐구한다. 제안 된 기법의 전송 전략에 대한 새로운 통찰은 송신기에 기존 안테나가 장착 된 부분 협업 CE MU (무작위로 생성 된 전송 전략)와 계획적이다. 리시버에는 재구성 가능한 멀티 모드 안테나 (스 태거 드 안테나 스위칭 패턴)가 장착되어 있으며 수신기는 사전 설정된 T 모드를 전환한다. 제안 된 기법은 원하는 신호와 간섭 신호를 지원하고 정렬하여 제거한다. 수신 된 신호는 대응하는 독립적 인 신호 부분 공간을 가져야하기 때문에, 공통 간섭 신호를 수신한다. 재구성 가능한 다중 모드 안테나를 사용하는 K 사용자 다중 셀 MIMO 가우시안 간섭 채널의 총 용량을 완벽하게 나타낸다.

• 한국항행학회논문지
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• 제14권2호
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• pp.220-226
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• 2010

본 논문에서는 2개의 송 수신 안테나를 갖는 MIMO 통신 시스템을 위한 저전력 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티(spatial diversity, SD) 모드뿐 아니라 공간 다중화(spatial multiplexing, SM) 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 연산 블록의 공유와 MIMO 모드에 따라 구분되는 클럭 신호를 사용하여 하드웨어의 전력 소모량을 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS standard 셀 라이브러리를 사용하여 합성되었다. 전력 소모량은 Synopsys Power CompilerTM을 사용하여 측정되었고, 그 결과 기존의 설계 구조대비 제안된 구조의 경우 최대 85%까지의 평균 소모 전력을 감소시킬 수 있음을 확인할 수 있었다.

• 한국항행학회논문지
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• 제14권3호
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• pp.328-335
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 $2{\times}2$ MIMO-OFDM 기반 무선 LAN 기저대역 수신 모뎀을 위한 효율적인 수신 알고리즘 및 면적 효율적인 하드웨어 구조를 제시한다. 수신기 성능향상을 위해 효율적인 시간 동기 알고리즘과 MML 알고리즘 기반 MIMO 심볼 검출기 구조를 제안한다. 또한, 제안된 심볼 검출기는 IEEE 802.11n 무선 LAN 규격에 정의된 대로 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산블록의 공유와 연산기의단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, 0.13um CMOS standard 셀 라이브러리 통해 합성되었다. 그 결과 기존의 설계 구조와 비교시 56% 감소된 하드웨어 복잡도로 구현 가능함을 확인하였다.

• 한국전자파학회논문지
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• 제29권10호
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• pp.817-820
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• 2018

본 논문에서는 스마트 안경에서 사용가능한 2.4 GHz 무선 근거리 통신망(WLAN) 대역용 소형 다중 입력 다중 출력(MIMO) 안테나 설계 및 구현에 대한 제안을 하였다. MIMO 안테나 시스템을 소형화하기 위해서, 안테나의 그라운드면을 방사체로서 사용하였으며, T 자형의 접지면을 제안하고 있다. 광대역 격리를 특성을 확보하기 위해, 이중 공진이 그라운드 모드에서 형성되도록 한다. 하나의 공진은 T 자형 접지에 의해 생성되고, 두 번째 공진은 두 개의 급전선 사이에 슬롯과 커패시터를 추가하여 만들어진다. 구현된 안테나의 측정 결과, 반사 계수 특성은 -5.1 dB보다 작지만, 얻는 격리 특성은 -20 dB 미만이다. 다이버시티 성능은 측정된 2차원 방사 패턴을 사용하여 평가하였고, 목표 대역(2.4~2.5 GHz)에서 측정된 ECC(envelope correlation coefficients) 값은 0.1 미만이다.

• 전자공학회논문지
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• 제51권10호
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• pp.26-33
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• 2014

잔향챔버내에 모드 스터러가 회전하는 조건에서 $2{\times}2$ MIMO 시스템에 대한 다중경로 페이딩에 대한 공간 코릴레이션을 구한다. 잔향 챔버내에서 $2{\times}2$ MIMO 시스템에 기초한 다중경로 환경에 대한 공간 상관도를 계산한다. 이 방식은 안테나 다이버시티 시스템에서 다이버시티 이득에 대한 가능성을 정량화하는데 이용할 수 있다.

• 한국전자파학회논문지
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• 제26권4호
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• pp.349-356
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• 2015

본 논문은 LTE Band 5(824~894 MHz)에서 모노폴 타입과 슬롯 타입을 적용하여 저상관도를 갖는 MIMO(Multiple-Input Multiple-Output) 안테나 설계를 제안한다. 두 안테나 사이의 상관도 성능을 향상시키기 위하여 설치되는 그라운드의 특성 모드 이론에 기초하여 안테나의 형태를 서로 다르게 제작하였다. 논문에서 제안하는 MIMO 안테나는 각각 PIFA와 슬롯 안테나로 구성되어 있고, 두 개 모두 PIFA(Planar Inverted F Antenna)로 제작한 경우와 상관도 성능을 비교하였다. 서로 다른 구조의 두 개의 PIFA 타입으로 제작된 MIMO 안테나의 평균 상관 계수는 0.71로 매우 높았으나, 본 논문에서 제안된 MIMO 안테나는 0.17로 상관도 특성이 매우 낮아짐을 확인할 수 있었다.

• 한국전자파학회논문지
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• 제29권6호
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• pp.464-472
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• 2018

최근 위성 SAR(Synthetic Aperture Radar) 시스템의 개발은 광역 관측을 수행하는 동시에, 고해상도 영상을 확보하는 방향으로 확장되고 있다. 일반적인 위성 SAR 시스템에서는 광역의 고해상도 영상을 획득하는 과정에서 방위 및 거리방향의 모호성 문제가 유발되어 영상 품질의 저하가 발생한다. 다중 입출력 장치를 사용하는 MIMO(Multiple Input Multiple Output) SAR 기술은 상호 상관성이 낮은 파형군을 적용하여 관측폭을 확장하면서도 영상 품질을 유지하는 기법으로 제안되고 있다. 본 논문에서는 상호 직교 특성을 갖는 다중 잡음 OFDM(Orthogonal Frequency Division Multiplex) 파형을 설계하고, 다중 파형 모드에서의 영상 품질 분석을 수행하여 광역 고해상도 SAR 모드에 적용 가능성을 제시한다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.41-50
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 MIMO 통신 시스템을 위한 면적 효율적인 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산 블록의 공유와 연산기의 단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, Xilinx Virtex-5 XC5VLX220 FPGA에 기반하여 구현되었다. 그 결과 기존의 설계 구조와 비교시 35.3% 감소된 logic slices, 85.3% 감소된 DSP48s (dedicated multiplier)로 구현 가능함을 확인하였다.