• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.41 no.12
• /
• pp.27-34
• /
• 2004

The study on the RF substrate circuit is necessary to model RF output characteristics of deep submicron MOSFETs below 0.2$\mum$ gate length that have bun commercialized by the recent development of Si submicron process. In this paper, direct extraction methods are developed to apply for a simple substrate resistance model as well as another substrate model with connecting resistance and capacitance in parallel. Using these extraction methods, better agreement with measured Y22-parameter up to 30 GHz is achieved for 0.15$\mum$ CMOS device by using the parallel RC substrate model rather than the simple resistance one, demonstrating the RF accuracy of the parallel model and extraction technique. Using this model, bias and gate length dependent curves of substrate parameters in the RF region are obtained by increasing drain voltage of 0 to 1.2V at deep submicron devices with various gate lengths of 0.11 to 0.5㎛ These new extraction data will greatly contribute to developing a scalable RF nonlinear substrate model.

• Journal of Biomedical Engineering Research
• /
• v.25 no.5
• /
• pp.329-334
• /
• 2004

The electronic nose (E-nose) recently finds its applications in medical diagnosis, specifically on detection of diabetes, pulmonary or gastrointestinal problem, or infections by examining odors in the breath or tissues with its odor characterizing ability. The odor recognition performance of E-nose can be improved by manipulating the sensor array responses of vapors in time-profile forms. The different chemical interactions between the sensor materials and the volatile organic compounds (VOC's) leave unique marks in the signal profiles giving more information than collection of the conventional piecemal features, i.e., maximum sensitivity, signal slopes, rising time. In this study, to use them in vapor recognition task conveniently, a novel time-profile method was proposed, which is adopted from digital image pattern matching. The degrees of matching between 8 different vapors were evaluated by using the proposed method. The test vapors are measured by the silicon-based gas sensor array with 16 CB-polymer composites installed in membrane structure. The results by the proposed method showed clear discrimination of vapor species than by the conventional method.

• Transactions of the Korean Society of Mechanical Engineers A
• /
• v.34 no.11
• /
• pp.1721-1725
• /
• 2010

This paper reports the fabrication of geometry-controlled carbon microneedles by a backside exposure method and pyrolysis. The SU-8 microneedles are a polymer precursor in a carbonization process, which geometries such as base diameter, spacing, and aspect ratio can be controlled in a photolithography step. Using this fabrication method, highly reproducible carbon microneedles, which have high aspect ratios of more than 10 and very sharp nanotips, can be realized. The quartz surface with carbon microneedles becomes very hydrophilic and its wettability is adjusted by carrying out the silane treatment. In the carbon microneedle array ($3\;{\mu}m{\times}3\;{\mu}m$), the contact angle is extremly enhanced (${\sim}180^{\circ}$); this will be advantageous in developing low-drag microfluidics and labs-on-a-chip as well as in other bio-applications.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2003.05a
• /
• pp.14-14
• /
• 2003

Silicon carbide (SiC)는 높은 power 영역과 높은 온도영역에서도 작동 가능한 우수한 반도체 물질이다. 또한 우수한 열적 화학적, 안정성을 가지고 있어 가흑한 조건에서의 소자로써도 사용 가능하다. 현재 SiC 적용분야로는 우수한 전기적, 기계적 성질을 이용한 미세소자(MEMS)와 GaN 와 거의 유사한 격자상수를 가지는 것을 이용한 GaN epitaxial 성장의 기판으로도 사용되어진다. 그러나 SiC 는 기존의 습식식각 용매에 대해 화학적 안정성을 가지고 있기 때문에 전자소자의 제작에 있어서 플라즈마를 이용한 건식식각의 중요성이 대두되어지고 있다. 소자제작에 있어 이러한 건식식각시 식각 단면의 제어, 이온에 의한 낮은 손상 정도, 매끄러운 식각 표면, 그리고 고속의 식각 속도둥이 요구되어진다. 본 실험에서는 식각 속도의 증가와 수직한 식각 단면둥을 획득하기 위하여 SF6 플라즈마에서 Source power, dc bias voltage, 그리고 외부에서 인가되는 자속의 세기를 변화시쳐가며 식각 속도, 식각 마스크와의 식각 션택비, 식각 단면둥과 같은 SiC 의 식각 특성을 관찰하였다. 식각 후 식각 단면은 주사전자 현미경(SEM)을 통해 관찰하였다. 본 실험에서의 가장 높은 식각 속도는 분당 1850n 로써 이때의 공정조건은 1400W 의 inductive power, -600V 의 dc bias voltage, 20G 의 외부자속 세기이었다. 또한, 높은 inductive power 조건과 낮은 dc bias voltage 조건에서 Cu는 $SF_6$ 플라즈마 내에서 식각부산물의 증착으로 인해 SiC 와 무한대의 식각선택비를 보였다. 이러한 Cu 마스크를 사용한 SiC 의 식각에서는 식각 후 수직한 식각 단변을 관찰할 수 있었다. 것올 알 수 있다. 따라서, 기존의 pve 보다 세라믹 기판의 경우가 수분 흡수율이 높아 더 오랫동안 전류를 흐르게 하여 방식성이 개선된 것으로 판단된다.을 통해 경도가 증가한 시편의 경우 석출상의 크기가 5nm 이하로 매우 작고 대체로 기지와 연속적인 계면을 형성하나, 열처리가 진행될수록 석 출상의 크기가 커지고 임계크기 이상에 이르면 연속적인 계면은 거의 발견되지 않고, 대부 분 불연속적이고 확연한 계면을 형성함을 관찰 할 수 있었다. 알루미나(${\alpha}-Al_2O_3$) 기판 위에 증착한 $(Ti_{1-x}AI_{x})N$ 피막은 마찬가지로 (200) 우선 방위를 나타내었으나, 그 입자의 크기가 수십 nm로 고속도강위에 증착한 피막에 비해 상당히 크게 형성되었다. 또한 열처리 후에 AIN의 석출이 진행됨에도 불구하고 경도 증가는 나타나지 않고, 열처리가 진행됨에 따라 경도가 감소하는 양상만을 나타내었다. 결국 $(Ti_{1-x}AI_{x})N$ 피막이 열처리 전후에 보아는 기계적 특성의 변화 양상은 열역학적으로 안정한 Wurzite-AlN의 석출에 따른 것으로 AlN 석출상의 크기에 의존하며, 또한 이러한 영향은 $(Ti_{1-x}AI_{x})N$ 피막에 존재하는 AI의 함량이 높고, 초기에 증착된 막의 업자 크기가 작을 수록 클 것으로 여겨진다. 그리고 환경의 의미의 차이에 따라 경관의 미학적 평가가 달라진 것으로 나타났다.corner$적 의도에 의한 경관구성의 일면을 확인할수 있지만 엄밀히 생각하여 보면 이러한 예의 경우도 최락의 총체적인 외형은 마찬가지로 $\ulcorner$순응$\lrcorner$의 범위를 벗어나지 않는다. 그렇기 때문에

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.43 no.11 s.353
• /
• pp.48-57
• /
• 2006

This work describes a 12b 200KHz 0.52mA $0.47mm^2$ algorithmic ADC for sensor applications such as motor controls, 3-phase power controls, and CMOS image sensors simultaneously requiring ultra-low power and small size. The proposed ADC is based on the conventional algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. The input SHA with eight input channels for high integration employs a folded-cascode architecture to achieve a required DC gain and a sufficient phase margin. A signal insensitive 3-D fully symmetrical layout with critical signal lines shielded reduces the capacitor and device mismatch of the MDAC. The improved switched bias power-reduction techniques reduce the power consumption of analog amplifiers. Current and voltage references are integrated on the chip with optional off-chip voltage references for low glitch noise. The employed down-sampling clock signal selects the sampling rate of 200KS/s or 10KS/s with a reduced power depending on applications. The prototype ADC in a 0.18um n-well 1P6M CMOS technology demonstrates the measured DNL and INL within 0.76LSB and 2.47LSB. The ADC shows a maximum SNDR and SFDR of 55dB and 70dB at all sampling frequencies up to 200KS/s, respectively. The active die area is $0.47mm^2$ and the chip consumes 0.94mW at 200KS/s and 0.63mW at 10KS/s at a 1.8V supply.