• 한국통신학회논문지
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• 제30권5A
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• pp.436-444
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• 2005

다중 안테나 시스템에서 UMM (unitary matrix modulation)을 사용한 방법을 USTM (unitary space-time modulation)이라 부른다. OFDM 시스템에서 coherence bandwidth 만큼의 이격을 두고 UMM의 대각 행렬을 이용한 방법이 제안되고 있다. 또한 최근에 디코딩 방법이 간단하고 좋은 성능을 갖는 LDPC (low density parity check) 코드에 대한 연구가 진행되고 있다. 본 논문에서 UMM (unitary matrix modulation)을 사용하고 LDPC 코디드 된 OFDM 시스템을 제안한다. 또한 다중 송신 안테나를 사용하여 송신 diversity 이득을 얻는 것이 아니라, 하나의 송신 안테나를 이용하여 채널의 coherence bandwidth 만큼의 주파수 간격 (splitting)을 두어 채널에 대한 주파수 이득을 고려하여 UMM/OFDM 시스템을 설계 하였다. 이 방법을 이용하여 본 논문에서 제안된 UMM-S/OFDM에 대한 성능 특성을 다중 경로 Rayleigh 페이딩 채널 환경에서 시뮬레이션을 통하여 검증하였다.

• 대한전자공학회논문지TC
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• 제45권2호
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• pp.92-96
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• 2008

실용적은 통신 시스템은 고정된 한 부호화율이 아닌 다양한 부호화율에서 동작을 할 필요가 있다. 본 논문에서는 서로 다른 다양한 부호화율을 위한 LDPC(Low-Density Parity-Check) 부호를 분석했다. 한 특정한 모부호에서 행을 분할하여 LDPC 부호가 서로 다른 부호화율에서도 동작하도록 하는데 이 기술의 장점은 부호화율이 변하더라도 LDPC 부호의 블록 길이가 항상 일정하게 유지됨으로써 천공(Puncturing) 이나 쇼트닝(Shortening) 기법처럼 블록 길이가 줄어드는 단점을 보완한다는 것이다. 행 분할(Row-splitting) 기법이라 명명한 이 기술은 말 그대로 H 행렬의 행을 분할하여 부호화율을 낮추기 때문에 비슷한 행 합산(Row-combining) 기법의 단점 또한 보완할 수 있다.

• 스마트미디어저널
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• 제2권2호
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• pp.39-43
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• 2013

본 논문은 오류정정부호의 하나인 LDPC 패리티검사 행렬을 생성 하는 방법에 관한 논문으로 또 다른 오류정정부호의 하나인 길쌈부호를 이용하여 LDPC 패리티검사 행렬을 생성하면 터보부호처럼 LDPC 부호에서도 다양한 부호율을 쉽게 얻을 수 있다는 장점을 가진다. 또한 복호기에서 LDPC에서의 복호방식 뿐 아니라 길쌈부호의 복호방식인 비터비알고리즘도 적용할 수 있는 장점을 가진다. 또한 보통의 오류정정부호의 경우 프레임크기가 커야 오류정정성능이 안정적으로 나오는데, 새로 제시하는 방식을 통해 프레임크기가 작은 부호의 경우에도 성능열화를 어느 정도 막을 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.323-326
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• 2002

In this paper, we study the improved bounds on the performance of low-density parity-check (LDPC) codes over binary-input additive white Gaussian noise (AWGN) channels with belief propagation (BP) decoding in log domain. We define an extended Gallager ensemble based on a new method of constructing parity check matrix and make use of this way to improve upper bound of LDPC codes. At the same time, many simulation results are presented in this paper. These results indicate the extended Gallager ensembles based on Hamming codes have typical minimum distance ratio, which is very close to the asymptotic Gilbert Varshamov bound and the superior performance which is better than the original Gallager ensembles.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1363-1369
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• 2004

LDPC 부호의 검사행렬은 비트노드와 검사노드간의 이분 그래프로 표현된다. Tanner는 그래프상의 인접 행렬 (adjacency matrix) 고유값을 이용하여, 균일 LDPC 부호의 최소 거리 하한식(minimum 야stance bound)을 유도하였다. 본 논문에서는 Tanner의 결과를 일반화하여, 균일 및 블록 구조를 갖는 비균일 LDPC부호에 적용 가능한 두개의 최소 거리 하한식을 유도한다. 첫 번째는 최소 거리 부호어에 인접한 비트노드들의 관계를 통하여 유도되는 비트노드 기반 하한식이고, 두 번째는 최소 거리 부호어와 연접한 검사노드들의 관계에서 얻어지는 검사노드기반 하한식이다. 론 논문에서 유도한 하한식을 통하여 블록 구조를 갖는 비균일 LDPC부호의 거리 특성을 그래프의 고유값들과의 관계로 나타낼 수 있다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권4호
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• pp.1987-2001
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• 2017

Low-density parity-check (LDPC) codes have attracted a great attention because of their excellent error correction capability with reasonably low decoding complexity. Among decoding algorithms for LDPC codes, the min-sum (MS) algorithm and its modified versions have been widely adopted due to their high efficiency in hardware implementation. In this paper, a self-adaptive MS algorithm using the difference of the first two minima is proposed for faster decoding speed and lower power consumption. Finding the first two minima is an important operation when MS-based LDPC decoders are implemented in hardware, and the found minima are often compressed using the difference of the two values to reduce interconnection complexity and memory usage. It is found that, when these difference values are bounded, decoding is not successfully terminated. Thus, the proposed method dynamically decides whether the termination-checking step will be carried out based on the difference in the two found minima. The simulation results show that the decoding speed is improved by 7%, and the power consumption is reduced by 16.34% by skipping unnecessary steps in the unsuccessful iteration without any loss in error correction performance. In addition, the synthesis results show that the hardware overhead for the proposed method is negligible.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.80-83
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• 2010

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1294, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(Low Density Parity Check) 복호기의 성능을 분석하였다. 최소합 알고 리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 수와 정수부 및 소수부의 비트 수에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 전자공학회논문지
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• 제51권10호
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• pp.72-79
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• 2014

본 논문은 PIPELINE-AWARE QC-IRA-LDPC (PA-QC-IRA-LDPC) 코드 생성 방법과 Rate-1/2 (2016,1008) PA-QC-IRA-LDPC 코드에 대한 효율적인 고속 복호기 구조를 제안한다. 제안한 방법은 비트 오류율 (BER) 성능 저하 없이 파이프라인 기법을 사용하여 임계경로를 나눌 수 있다. 또한 제안한 복호기 구조는 데이터 처리량, 하드웨어 효율 및 에너지 효율을 크게 향상시킬 수 있다. 제안한 복호기 구조는 90-nm CMOS 기술을 사용하여 합성 및 레이아웃이 수행되었으며, 이전에 보고된 복호기 구조들에 비해서 하드웨어 효율성이 53%이상 향상되었고, 훨씬 좋은 에너지 효율성을 보여준다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.