• 한국통신학회논문지
• /
• 제17권12호
• /
• pp.1484-1493
• /
• 1992

본 논문에서는 필터와 LCTV를 사용하여 광논리 게이트의 편광부호화를 제안하고, 올림수 지연시간을 개선하는 광병렬 가산기의 실시간 시스템을 제시한다. 셀의 편광부호화를 위하여 편광필터를 제작하고, 광병렬가산기 시스템에 필요한 광플립플롭 대신에 사용할 전기적인 시스템을 제작했다. 또, 광병렬가산기 시스템에 디코딩마스트 역할과 상호연결 역할을 동시에 할 수 있도록 광섬유를 사용했다. 실험결과에 의해 셀의 편광 부호화는 16가지 광논리함수를 표현할 수 있고, 광병렬 가산기는 실시간에 동작할 수 있음을 보였다.

• 전자공학회논문지C
• /
• 제34C권2호
• /
• pp.1-11
• /
• 1997

We developed a base station modulator ASIC for CDMA digital cellular system. In CDMA digital cellular system, the modulation is performed by convolutional encoding and QPSK with spread spectrum. The function blocks of base station modulator are CRC, convolutional encoder, interleaver pseudo-moise scrambler, power control bit puncturing, walsh cover, QPSK, gain controller, combiner and multiplexer. Each function block was designed by the logic synthesis of VHDL codes. The VHDL code was described at register transfer level and the size of code is about 8,000 lines. The circuit simulation and logic simulation were performed by COMPASS tools. The chip (ES-C2212B CMB) contains 25,205 gates and 3 Kbit SRAM, and its chip size is 5.25 mm * 5,45 mm in 0.8 mm CMOS cell-based design technology. It is packaged in 68 pin PLCC and the power dissipation at 10MHz is 300 mW at 5V. The ASIC has been fully tested and successfully working on the CDMA base station system.

• 한국통신학회논문지
• /
• 제7권2호
• /
• pp.47-54
• /
• 1982

본 논문에서는 A/D, D/A 변환의 한 방식인 1-bit interpolation 방법을 개선, 보완한 1-bit interpolation per-channel u-law companding PCM변환방법을 제시하고 실험회로를 구성하여 이의 동작을 확인하였다. 실험회로는 시중에서 입수하기 수월한 소자들인 TTl, logic IC 및 741 OP Amp 등으로 구성하였다. 실험결과로서는 40dB에 걸친 입력 dynamic range와 40dB 이상의 출력 dynamic range를 얻을 수 있었다. 본 논문에서 제시한 per-channel A/D, D/A변환기는 현용의 공통 codec의 단점을 충분히 보완시킬 수 있을 뿐 아니라 다중화에 있어서도 상당한 잇점을 지니고 있다.

• 한국통신학회논문지
• /
• 제10권3호
• /
• pp.115-122
• /
• 1985

本 論文에서는 (7, 4) 循環코드와 (3, 1) 循環 코드의 곱의 디코더가, 같은 코드를 使用하는 보통의 다른 두 段階 多數決 理論 디코더에 비해서, 적은 수의 多數決 게이트들을 使用하도록 設計되었고, 多數決 게이트로서 ROM(read only memory)을 使用한 結果로 디코더는 간단한 構造로 製作되었다. 한 개의 受信語(혹은 21bits)을 完全히 安定시키는데 42개의 클럭 펄스가 經過하였다. 그래서 이 디코딩은 두 개의 디코더들과 二次元 語의 配列을 함께 使用한 從來의 디코딩에 비해서 디코딩 時間이 약 0.7배가 되었다.

• 한국광학회지
• /
• 제13권5호
• /
• pp.421-424
• /
• 2002

반도체 광증폭기에 기반을 둔 소자들을 이용한 전광 반가산기가 처음으로 구현되었다. 전광 반가산기의 동작속도와 신호 형식은 각각 10Gb/s와 RZ였다. 전광 반가산기의 SUM과 CARRY의 동작에는 각각 전광 XOR 논리소자와 전광 AND 논리 소자가 이용되었으며 두 연산이 동시에 구현되었다.

• 한국컴퓨터정보학회논문지
• /
• 제19권12호
• /
• pp.369-384
• /
• 2014

우리나라 영재교육은 2002년 시작된 이후 이제 교육지원체계가 확립되었고, 양적 측면에서 충분한 성장을 이루었다. 반면에 교육의 질적인 측면에서는 미흡한 점이 있다는 보고가 많다. 즉, 대부분의 영재교육이 선행학습에 의한 단순 지식확대 위주로 이루어진다는 것이다. 영재 교육의 질을 높이기 위해서는 간학문적 원리와 현상을 문제해결에 적용할 수 있는 비판적 사고력 및 창의력 배양 교육이 되어야 한다. 이 연구에서는 통합교육 개념에 근거하여 AND/OR/XOR 등의 기본 논리 연산이 컴퓨터의 세포 역할을 하게 되는 과정을 탐구하는 융합형 교수 학습 자료를 설계하고 개발하였다. 설문 조사 결과 기존의 다른 학습 주제보다 학생들의 만족도(유익성, 이해도, 흥미도)가 크게 높은 것으로 평가되어 설계 취지에 부합된 것으로 나타났다.

• Interdisciplinary Bio Central
• /
• 제4권3호
• /
• pp.10.1-10.12
• /
• 2012

Introduction: We investigated frameshift suppressor tRNAs previously reported to use five-base anticodon-codon interactions in order to provide a collection of frameshift suppressor tRNAs to the synthetic biology community and to develop modular frameshift suppressor logic devices for use in synthetic biology applications. Results and Discussion: We adapted eleven previously described frameshift suppressor tRNAs to the BioBrick cloning format, and built three genetic logic circuits to detect frameshift suppression. The three circuits employed three different mechanisms: direct frameshift suppression of reporter gene mutations, frameshift suppression leading to positive feedback via quorum sensing, and enzymatic amplification of frameshift suppression signals. In the course of testing frameshift suppressor logic, we uncovered unexpected behavior in the frameshift suppressor tRNAs. The results led us to posit a four-base binding hypothesis for the frameshift suppressor tRNA interactions with mRNA as an alternative to the published five-base binding model. Conclusion and Prospects: The published five-base anticodon/codon rule explained only 17 of the 58 frameshift suppression experiments we conducted. Our deduced four-base binding rule successfully explained 56 out of our 58 frameshift suppression results. In the process of applying biological knowledge about frameshift suppressor tRNAs to the engineering application of frameshift suppressor logic, we discovered new biological knowledge. This knowledge leads to a redesign of the original engineering application and encourages new ones. Our study reinforces the concept that synthetic biology is often a winding path from science to engineering and back again; scientific investigations spark engineering applications, the implementation of which suggests new scientific investigations.

• ETRI Journal
• /
• 제26권6호
• /
• pp.555-559
• /
• 2004

We propose an efficient digital IF down converter architecture for dual-mode WCDMA/cdma2000 based on the concept of software defined radio. Multi-rate digital filters and fractional frequency conversion techniques are adopted to implement the front end of a dual-mode receiver for WCDMA and cdma2000. A sub-sampled digital IF stage was proposed to support both WCDMA and cdma2000 while lowering the sampling frequency. Use of a CIC filter and ISOP filter combined with proper arrangement of multi-rate filters and common filter blocks resulted in optimized hardware implementation of the front end block in 292k logic gates.

• ETRI Journal
• /
• 제24권6호
• /
• pp.473-476
• /
• 2002

This letter proposes an efficient kernel-based partitioning algorithm for reducing area and power dissipation in combinational circuit designs using don't-care sets. The proposed algorithm decreases power dissipation by partitioning a given circuit using a kernel extracted from the logic. The proposed algorithm also reduces the area overhead by minimizing duplicated gates in the partitioned sub-circuits. The partitioned subcircuits are further optimized utilizing observability don't-care sets. Experimental results for the MCNC benchmarks show that the proposed algorithm synthesizes circuits that on the average consume 22.5% less power and have 12.7% less area than circuits generated by previous algorithms based on a precomputation scheme.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.238-241
• /
• 2000

This paper describes an equalizer using the DFE (Decision Feedback Equalizer) structure, CMA. (Constant Modulus Algorithm) and LMS (Least Mean Square) algorithms. We employ high speed multipliers, square logics and many CSAs (Carry Save Adder) for high speed operations. We have developed floating-point models and fixed-point models using the COSSAP$\^$TM/ CAD tool and developed VHDL models. We have peformed logic synthesis using the SYNOPSYS$\^$TM/ CAD tool and the SAMSUNG 0.5 $\mu\textrm{m}$ standard cell library (STD80). The total number of gates is about 130,000.