• Transactions on Electrical and Electronic Materials
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• 제15권6호
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• pp.309-314
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• 2014

This work proposes an integrated high frequency divider with an inductive peaking technique implemented in a current mode logic (CML) frequency divider. The proposed divider is composed with a master-slave flip-flop, and the master-slave flip-flop acts as a latch and read circuits which have the differential pair and cross-coupled n-MOSFETs. The cascode bias is applied in an inductive peaking circuit as a current source and the cascode bias is used for its high current driving capability and stable frequency response. The proposed divider is designed with $0.18-{\mu}m$ CMOS process, and the simulation used to evaluate the divider is performed with phase-locked loop (PLL) circuit as a feedback circuit. A divide-by-two operation is properly performed at a high frequency of 20 GHz. In the output frequency spectrum of the PLL, a peak frequency of 2 GHz is obtained witha divide-by-eight circuit at an input frequency of 250 MHz. The reference spur is obtained at -64 dBc and the power consumption is 13 mW.

• 한국정보통신학회논문지
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• 제10권10호
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• pp.1804-1809
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• 2006

본 고에서는 디지털 회로의 저 전력소모의 설계와 구현에 관련된 디지털 전대역 회로 설계를 통해서 전반적인 전력 소모의 방법론과 이의 특성을 고찰하고자 한다. 디지털 집적회로의 설계는 광대하고 복잡한 영역이기에 우리는 이를 저전력 소모의 전반적인 회로 설계에 한정할 필요가 있다. 여기에는 로직회로의 합성과, 디지털 전대역 회로설계에 포함되어 있는 입력 clock 버퍼, 레치, 전압 Regulator, 그리고 케페시턴스와 전압기가 0.12 마이크론의 기술로 0.9V의 전압과 함께 쓰여져서 동적 그리고 정적 에너지 소모와 압력, 가속, Junction temperature 등을 모니터 할 수 있게 되어 있다.

• 전력전자학회논문지
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• 제19권5호
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• pp.470-474
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• 2014

This study proposes an improved synchronization control scheme for a low-cost 400Hz power supply for a no-break power transfer system. In the case of aircraft applications, the 400Hz power supply called ground power units is accepted and used as the external electrical power system during stopovers on ground. A momentary break in the supply occurs when shifting from one power source to another. To allow shifting without a break in the supply, the two power sources are momentarily connected in parallel. The proposed synchronization control is achieved by connecting an existing synchronization bus to the voltage zero-crossing signal of a generator power with discrete logic ICs and analog circuits. Therefore, unlike expensive controllers, such as DSP and CAN, the proposed control scheme is rather simple and may decrease operational cost. The practical feasibility of the proposed control scheme is proven by experimental results.

• Transactions on Electrical and Electronic Materials
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• 제14권3호
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• pp.148-151
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• 2013

The control of Ga doping in ZnO nanowires (NWs) by physical vapor deposition has been implemented and characterized. Various Ga-doped ZnO NWs were grown using the vapor-liquid-solid (VLS) method, with Au catalyst on c-plane sapphire substrate by hot-walled pulsed laser deposition (HW-PLD), one of the physical vapor deposition methods. The structural, optical and electrical properties of Ga-doped ZnO NWs have been systematically analyzed, by changing Ga concentration in ZnO NWs. We observed stacking faults and different crystalline directions caused by increasing Ga concentration in ZnO NWs, using SEM and HR-TEM. A $D^0X$ peak in the PL spectra of Ga doped ZnO NWs that is sharper than that of pure ZnO NWs has been clearly observed, which indicated the substitution of Ga for Zn. The electrical properties of controlled Ga-doped ZnO NWs have been measured, and show that the conductance of ZnO NWs increased up to 3 wt% Ga doping. However, the conductance of 5 wt% Ga doped ZnO NWs decreased, because the mean free path was decreased, according to the increase of carrier concentration. This control of the structural, optical and electrical properties of ZnO NWs by doping, could provide the possibility of the fabrication of various nanowire based electronic devices, such as nano-FETs, nano-inverters, nano-logic circuits and customized nano-sensors.

• 한국멀티미디어학회논문지
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• 제5권6호
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• pp.753-758
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• 2002

본 논문에서는 ADSL용 아날로그 Front- end의 수신단과 송신단에 활용하기 위한 저전압 특성의 3V CMOS 프로그램머블 증폭기(PGA)를 설계하였다. 설계된 수신단의 PGA는 1.1MHz로 연속시간 저역통과 필터와 연결하여 0db에서 30db까지 이득을 조정해주며, 송신단의 PGA는 138MHz의 저역필터와 연결하여 15db에서 0db까지의 이득을 조정할 수 있다. 모든 PGA의 이득은 디지털 로직과 메인 컨트롤러에 의해서 프로그램 될 수 있도록 설계하였다. 설계된 PGA는 $0.35\mu{m}$ COMS 파라미터를 이용하여 Hspice시뮬레이션으로 그 특성을 확인하였다.

• 한국멀티미디어학회논문지
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• 제9권12호
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• pp.1607-1616
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• 2006

The growing market of multimedia and digital signal processing requires significant data-path portions of SoCs. However, the common models for verification are not suitable for SoCs. A novel model--WGL (Weighted Generalized List) is proposed, which is based on the general-list decomposition of polynomials, with three different weights and manipulation rules introduced to effect node sharing and the canonicity. Timing parameters and operations on them are also considered. Examples show the word-level WGL is the only model to linearly represent the common word-level functions and the bit-level WGL is especially suitable for arithmetic intensive circuits. The model is proved to be a uniform and efficient model for both bit-level and word-level functions. Then Based on the WGL model, a backward-construction logic-verification approach is presented, which reduces time and space complexity for multipliers to polynomial complexity(time complexity is less than $O(n^{3.6})$ and space complexity is less than $O(n^{1.5})$) without hierarchical partitioning. Finally, a construction methodology of word-level polynomials is also presented in order to implement complex high-level verification, which combines order computation and coefficient solving, and adopts an efficient backward approach. The construction complexity is much less than the existing ones, e.g. the construction time for multipliers grows at the power of less than 1.6 in the size of the input word without increasing the maximal space required. The WGL model and the verification methods based on WGL show their theoretical and applicable significance in SoC design.

• 한국항행학회논문지
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• 제20권6호
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• pp.631-637
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• 2016

CMOS (complementary metal-oxide-semiconductor)의 소형화에 대한 한계를 극복할 수 있는 대체 기술 중 하나인 양자 셀룰라 오토마타 (QCA; quantum cellular automata)는 나노 단위의 셀들로 이루어져 있고, 전력의 소모량이 매우 적은 것이 특징이다. QCA를 이용한 다양한 회로들이 연구되고 있고, 그 중에서 XOR (exclusive-OR)게이트는 오류 검사 및 복구에 유용하게 사용되고 있다. 기존의 XOR 논리 게이트는 확장성이 부족하고, 클럭 구간의 수가 많이 소요되며, 실제 구현에 어려움이 있는 경우가 많다. 이러한 단점을 극복하기 위해 클럭 구간의 수를 단축한 다수결 게이트를 이용한 XOR 논리 게이트를 제안한다. 제안한 회로는 기존의 XOR 논리 게이트들과 비교 분석하고 그 성능을 검증한다.

• 대한전자공학회논문지
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• 제22권2호
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• pp.66-74
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• 1985

본 논문은 중앙집중제각용 마이크로컴퓨터의 제어감을 마이크로프로세서로 구성하는 방안을 제시하려는데 그 목적이 있다. 분산다중시스템에서 중앙집중제어를 마이크로컴퓨터로 하는 경우. 이에 대한 제각회은 종래 인터럽트 중심의 논리회로 구성되고 있다. 그러나, 이것은 HALT 상태나 인터럽트 마스크시의 조작 불능, ROM용량의 실질적 축소, 프린트기관의 증대 등 많은 문제점을 안고 있다. 이러한 문제점을 해결하고. 나아가 조작안내나 자기진단과 같은 기능도 담당시키기 위하여, 본 논문에서는 이것을 마이크로프로세서로 구성할 것을 제안한다. 이 제안의 실현 가능성을 실현하기 위하여, 본 논문에서는 구체적인 모델 시스템을 선정한 다음, 이 모델 시스템의 제어반을 마이크로프로세서로 구성하고. 이 마이크로프로세서에게 조작안내차 자기진단 기능도 타당하도록 한다. 끝으로, 모델 시스템의 제어반을 실세로 제작하구 실험을 한다 그 결과, 제각반을 마이크조프로세서로 구성하면 인터럽트 중심의 논리회로로 구성하는 경우에 비하여 주메모리의 실질적인 ROM용량은 증가되고, 구성소자의 수나 프린트기판의 면적은 감소되며 신환도는 향상된다는 등의 결론을 얻는다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.137-144
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• 2001

본 논문은 디지털 순서회로 설계시 상태할당 알고리즘 개발에 관한 연구로, 동적 소비전력을 감소시키기 위하여 상태변수의 변화를 최소로 하는 코드를 할당하여 상태코드가 변화하는 스위칭횟수를 줄이도록 하였다. 상태를 할당하는데는 Markov의 확률함수를 이용하여 hamming거리가 최소가 되도록 상태 천이도에서 각 상태를 연결하는 edge에 weight를 정의한 다음, 가중치를 이용하여 각 상태들간의 연결성을 고려하여 인접한 상태들간에는 가능한 적은 비트 천이를 가지도륵 모든 상태를 반복적으로 찾아 계산하였다. 비트 천이의 정도를 나타내기 위하여 cost 함수로 계산한 결과 순서회로의 종류에 따라 Lakshmikant의 알고리즘보다 최고 57.42%를 감소시킬 수 있었다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.46-53
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• 1999

본 논문에서는 HDTV 비디오 신호를 처리함에 있어 신호의 병목현상을 없애주고 신호의 원활한 처리를 위해 새로운 알고리듬을 적용하여 54MHz의 동작 주파수를 갖는 패커를 제안하였다. 또한 제안된 패커의 성능을 검증하기 위해 조합논리를 이용한 ROM 테이블 구조를 갖는 DCT 계수 부호화부를 함께 설계하므로써 DCT 계수 부호화부의 출력을 제안된 패커의 입력 데이타로 사용하였다. 본 논문에서 제안된 회로는 VHDL 코드를 이용하여 설계하였고 SYNOPSYS tool의 $0.65{\mu}m$ 공정을 이용한 모델링과 시뮬레이션을 수행하였다.