• 전자공학회논문지SC
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• 제38권2호
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• pp.50-55
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• 2001

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다.

• Journal of applied mathematics & informatics
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• 제14권1_2호
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• pp.461-471
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• 2004

In recent years, large volumes of data are transferred between a computer system and various subsystems through digital logic circuits and interconnected wires. And there always exist potential errors when data are transferred due to electrical noise, device malfunction, or even timing errors. In general, parity checking circuits are usually employed for detection of single-bit errors. However, it is not sufficient to enhance system reliability and availability for efficient error detection. It is necessary to detect and further correct errors up to a certain level within the affordable cost. In this paper, we report a generation of 3-distance code using the characteristic matrix of a PBCA.

• 전력전자학회논문지
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• 제6권1호
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• pp.74-81
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• 2001

스위치드 릴럭턴스 모터(이하 SRM) 구동을 위한 센서리스 설계는 노이즈에 민감하기 때문에 이에 대한 강인성과 신뢰성이 있어야 한다. SRM 구동시에 이들 성분은 소선호 전자회로와 함께 대전류 전력회로와 근접되어 전기적으로 노이즈 환경을 만든다. 또한, 쇄교 인덕턴스와 유한 커플링 캐패시턴스에 의해 어떤 저전압 전류와 전압 측정회로에 노이즈를 일으킬 수 있다. 노이즈를 포함한 전류와 전압은 센서리스 알고리즘의 입력 값으로 사용되기 때문에 위치추정에 대한 오차를 발생한다. 본 논문에서는 입력 노이즈에 대한 높은 강인성과 저항성을 기술하며 퍼지 논리 기반 회전자 위치 추정 알고리 즘과 관측기 모델이 입력 데이터의 오차를 줄이기 위해 사용하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.285-291
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• 2001

단열회로를 이용한 8-b×8-b 파이프라인 승산기와 4가지 위상을 가지는 전원클럭을 공급하기 위한 개선 된 구조의 전원클럭 발생기를 설계하였다. 전원클럭 신호선의 전하는 복원되어 에너지 소모를 줄인다. 단열회로는 ECRL 형태를 기본으로 하였으며 0.6㎛ CMOS 공정을 사용하여 설계하였다. 개선된 전원클럭 발생기는 기존회로보다 4∼11% 정도 효율이 높았다. 모의실험결과 제안하는 단열회로 승산기는 CMOS 승산기보다 2.6∼3.5배 정도의 에너지를 감소시켰다.

• 한국통신학회논문지
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• 제17권10호
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• pp.1063-1073
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• 1992

본(本) 논문(論文)은 기존의 디지털 오디오 재생장치(再生裝置)로부터 화면처리용(畵面處理用) 신호(信號)를 추출(抽出)할 수 있는 방법을 제안(提案)하고 이들 억제신호(抑制信號)의 효율적(效率的)인 추출(抽出)을 위한 억제회로(抑制回路)를 설계(設計)하였다. 이 회로(回路)는 상용(常用) 프로세서의 주변(周邊) 논리소자(論理素子)로 구성할 수 있도록 설계(設計)하여 범용화(汎用化) 하였고, 주(主) 프로세서 및 그래픽 억제기(抑制機)와 총합구성(總合構成)하여 CD-G 시스템에서 요구되는 3개 독립적(獨立的) 기능인 신호추출(信號抽出), 추출(抽出)된 신호(信號)의 끼워 맞추기, 추출(抽出)된 신호(信號)로부터 억제명령(抑制命令)을 분석(分析)하여 이에 따른 화면표시(畵面表示) 상태를 측정(測定)한 결과 각 기능(機能)이 실시간(實時間)으로 수행(修行)됨을 확인(確認)하였다.

• Journal of Power Electronics
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• 제7권3호
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• pp.265-270
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• 2007

Equal rating DC-DC converter modules can be connected in series at the input for circuits requiring higher input voltages and in parallel at the output for circuits requiring higher output currents. Since the converter modules may not be practically identical, closed loop control has to ensure that each module equally shares the total input voltage and the load current. A control scheme consisting of a common output voltage loop, individual inner current loops and individual input voltage loops have been designed in this work to achieve input voltage and load current sharing as well as load voltage regulation under supply and load disturbances. The output voltage loop provides the basic reference for the inner current loops, which are also modified by the respective input voltage loops. The average of the converter input voltages, which is dynamically varying, is chosen as the reference for input voltage loops. This choice of reference eliminates interaction among different control loops. Type II compensators and Fuzzy Logic Controllers (FLCs) are designed and compared through MATLAB based simulation and FLC is found to be satisfactory. Hence TMS320F2407A DSP based FLC is implemented and the results are presented which prove the superiority of the FLC developed for this research.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.149-152
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• 2000

스캐너는 문서, 사진, 필름 등을 스캔하여 디지털 데이터로 출력하는 장비이다. 이 중에서도 필름 스캐너는 네거티브/포지티브 필름을 스캔할 수 있는 스캐너이다. 본 논문에서는 스캐너를 구성하는 스텝모터 제어부, 이미지센서부, A/D converter 제어부 등을 설계하고 고속 신호처리를 위해 DSP를 사용한다. 또한 이런 주변기기와 DSP의 인터페이스 회로는 사용자가 임의의 논리회로를 프로그램 하여 내장할 수 있는 EPLD(Erasable Programmable Logic Device)를 이용한다. 스캐너를 제어하고 스캔된 데이터를 PC로 전송하기 위해 PC와의 인터페이스는 parallel 포트를 사용하며 35mm 필름을 스캔할 경우 9백만 화소 이상(수평 해상도 3835, 수직 해상도 2592)의 고해상도를 얻을 수 있도록 하드웨어를 설계한다.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.139-144
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• 2011

The modern digital logic technology does not yet satisfy the speed requirements of real-time DSP circuits due to synchronized operation of multiplication and accumulation. This operation degrades DSP performance. Therefore, the double-base number system (DBNS) has emerged in DSP system as an alternative methodology because of fast multiplication and hardware simplicity. In this paper, authors propose a novel multiplication architecture. One operand is an output of a flash analog-to-digital converter (ADC) in DBNS format, while the other operand is a coefficient in the IEEE standard floating-point number format. The DBNS digital output from ADC is produced through a new double base number encoder (DBNE). The multiplied output is in the format of the IEEE standard floating-point number (FPNS). The proposed circuits process multiplication and conversion together. Compared to a typical multiplier that uses the FPNS, the proposed multiplier also consumes 45% less gates, and 44% faster than the FPNS multiplier on Spartan-3 FPGA board. The design is verified with FIR filter applications.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.27-36
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• 2006

기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi D디ay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product ($D{\ast}P$) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMML 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 $57.7\%$와 $17.9\%$의 $D{\ast}P$ 값 감소 효과를 나타냈다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제14권2호
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• pp.136-144
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• 2014

The existing conventional motion controller does not perform well in the presence of nonlinear properties, uncertain factors, and servo lag phenomena of industrial actuators. Hence, a feasible and effective fuzzy self-tuning proportional integral derivative (PID) and feed-forward control scheme is introduced to overcome these problems. In this design, a fuzzy tuner is used to tune the PID parameters resulting in the rejection of the disturbance, which achieves better performance. Then, both velocity and acceleration feed-forward units are added to considerably reduce the tracking error due to servo lag. To verify the capability and effectiveness of the proposed control scheme, the hardware configuration includes digital signal processing (DSP) which plays the main role, dual-port RAM (DPRAM) to guarantee rapid and reliable communication with the host, field-programmable gate array (FPGA) to handle the task of the address decoder and receive the feed-back encoder signal, and several peripheral logic circuits. The results from the experiments show that the proposed motion controller has a smooth profile, with high tracking precision and real-time performance, which are applicable in various manufacturing fields.