• 한국전기전자재료학회논문지
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• 제24권2호
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• pp.136-140
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• 2011

The fault current limiting characteristics of the flux-lock type superconducting fault current limiter (SFCL) using a transformer winding were investigated. The suggested flux-lock type SFCL consists of two parallel connected coils on an iron core and the transformer winding connected in series with one of two coils. In this SFCL, the high-TC superconducting (HTSC) element was connected with the secondary side of the transformer. The short-circuit experimental devices to analyze the fault current limiting characteristics of the flux-lock type SFCL using the transformer winding were constructed. Through the short-circuit tests, the flux-lock type SFCL using transformer winding was shown to perform more effective fault current limiting operation compared to the previous flux-lock type SFCL without the transformer winding from the viewpoint of the quench occurrence and the recovery time of the HTSC element.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.601-604
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• 2003

The magnetic field generated in the iron core, which is required for the magnetic field to link each coil of the flux-lock type reactor, affects the fault current limiting characteristics of the flux-lock type high-Tc superconducting fault current limiter(SFCL). By applying numerical analysis for equivalent circuit of flux-lock type SFCL, the magnetic field induced in the iron core including currents of each coil was investigated. Through the analysis of magnetic field, we have analyzed that the magnetic field linked the 3rd coil, which is wound in the iron core, prevents the saturation of the iron core, but decreases the impedance of the flux-lock type SFCL.

• 한국전기전자재료학회논문지
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• 제20권11호
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• pp.995-999
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• 2007

We investigated the characteristics of a flux-lock type superconducting fault current limiter(SFCL) considering magnetization characteristic of iron core. The flux-lock type SFCL, like other types of SFCLs using the iron core, undergoes the saturation of the iron core during the initial fault time. Therefore, if the design to prevent the saturation of the iron core is considered, the effective fault current limiting operation can be achieved. Through the analysis for its equivalent circuit including the magnetization characteristic of the iron core, the limiting impedance of the flux-lock type SFCL was drawn. The magnetization currents and the limited currents of SFCL, which were dependent on the winding direction and the turns' ratio between two coils, were investigated from the short circuit experiment. It was confirmed that their experimental results agreed with the analysis ones.

• 한국전산구조공학회논문집
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• 제29권1호
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• pp.9-18
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• 2016

고층빌딩이나 해양 라이저와 같은 세장 구조물은 구조시스템의 동적 불안정의 주요 원인인 와류유기진동(vortex-induced vibration, VIV)에 의한 동하중에 매우 취약하다. 와류유기진동이 라이저의 고유진동수 영역에서 발생하는 경우 Lock-in현상으로 피로파괴의 우려가 있다. 본 논문에서는 Lock-in 영역에서 구조물과 유동의 동적거동에 대한 수치해석을 다루었으며, 유동조건 변화에도 불구하고 공진 주파수가 유지되는 현상에 대해 분석하였으며, 유입유동에 대해 수직방향으로 자유진동하는 1자유도의 2차원 원형실린더 단면에 대한 비정상 층류를 가정하였다. 각 시간 단계에서 물체의 움직임을 고려하여 유동장 격자를 재생성하며 비정상 유동과 물체의 운동에 대한 지배방정식을 순차적으로 수치해석하여 유체-구조 연성해석을 수행하였다. 결과는 선행연구와 잘 일치함을 보여주었고, Lock-in 현상에 대한 특성을 잘 나타내었다. Lock-in 영역에서는 양력뿐만 아니라 항력도 크게 증가함을 보여주었으며, 실린더의 수직변위는 직경의 20%까지 이름을 나타내었다. 양력과 수직변위의 상관분석을 통해 실린더가 Lock-in 영역에서 양력과 수직변위의 위상차가 동기로부터 반동기로 천이함을 확인하였으며, 이러한 변화가 Lock-in 영역에서 나타나는 공진거동의 원인이 되는 것으로 판된되었다.

• 한국자동차공학회논문집
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• 제7권7호
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• pp.229-241
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• 1999

The paper describes the development of the ABS(Anti-Lock Bracke Sytem) real-time simulator which is composed of the real hydraulic modulator, the brake system, and the control software. This useful too supports the development enviornment of the ABS in great flexible mamer. It offers an efficient and cost-effective method of ABS development which includes the various realistic road conditons, the vehicle characteristics , and the brake characteristics. The performance of the ABS is compared with the normal braking results. Thepresented experimental results are braking on the high friction road, thetransient friction road(high to low , low to high), the split friction road, and the high friction road with steer angle. The paper shows the effectiveness and the safety of the ABS compared with the normal brake system , and the powerful and conventient tool in developing the ABS.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 전자공학회논문지
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• 제50권10호
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• pp.76-81
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• 2013

130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

• 전기전자학회논문지
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• 제23권3호
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• pp.800-804
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• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.900-902
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• 2015

문이라는 것은 우리가 살면서 매일 열고 닫으며 또한 재산을 지켜주는 가장 기본적인 것이다. 그만큼 우리 생활에 밀접한 관계가 있고 더욱 편리한 생활을 영위하기 위해 다양한 제품으로 개량이 되었다. 하지만 매일 같은 시간에 문을 열고 닫는 사무실이나 관광지와 같은 곳에서는 많은 문을 직접 돌아다니면서 정확한 시간에 열고 닫는 것은 많은 불편함이 있다. 이러한 불편함을 해결하고자 도어락에 시간이라는 개념을 추가하였다. 열리는 시간과 닫히는 시간이 정해져 있다면 그 시간이 기기에 입력이 되어 자동으로 문을 열리고 닫혀서 매우 편리하게 사용할 수 있다. 그리고 도어락을 열고 닫는데 있어서 어플리케이션을 활용하여 편리하게 시간을 설정할 수 있으며 시간설정 뿐만 아니라 바로 문을 개폐할 수 있는 기능을 제공한다. 그래서 우리는 스마트폰 어플리케이션과 통신을 하여 쉽게 문을 개폐하고 시간을 설정할 수 있도록 JAVA 프로그래밍 언어를 기반으로 구현하고, ATmega128을 사용하여 문을 개폐하는 동작을 수행하는 시스템을 C프로그래밍 언어를 기반으로 구현하였다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.1027-1034
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• 2017

최근 들어 개인 정보 유출을 방지하고, 보안을 강화하기 위하여 OTP (One-time- Password)를 이용한 로그인 방법을 많이 사용하고 있다. OTP 방식은 은행의 개인 계정 보안을 위하여 주로 사용되어온 방법으로 일회용 비밀번호를 받아 사용하는 보안성이 강화된 방법 중 하나이다. 한편, 일상생활에서 자주 사용하는 디지털 도어락은 편의성과 보안성을 동시에 요구한다. 디지털 도어락에 관한 관련 기술이 발전하고 있지만 아직 보안성에는 취약한 것이 사실이다. 특히, 가장 흔하게 사용되고 있는 비밀번호 입력 방식의 디지털 도어락은 편의성을 제공하지만 비밀 번호 노출, 망각 등과 같은 부작용이 따르게 된다. 따라서 본 연구에서는 비밀 번호 노출과 망각의 위험이 없는 보안성과 편의성이 강화된 OTP 기반의 디지털 도어락 시스템을 제안하고 구현한다.