• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.702-703
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• 2013

본 논문은 차량 추돌 예방 레이더용 24GHz 전압제어발진기를 제안한다. 이러한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 이러한 회로는 스위치형 공진기 (switched resonator)의 기본 구조를 지닌 24GHz 주파수 대역을 사용할 수 있도록 CMOS LC 튜닝 회로를 포함하고 있다. 특히 전체 칩 면적을 줄이기 위해 수동형 인덕터 대신 능동형 인덕터부를 사용하였다. 본 연구에서 개발한 발진기는 전체 튜닝 범위에 대해 24GHz에서 8%의 측정 결과를 보였으며, 600kHz 오프셋에서 24GHz에 대해 약 -89dBc/Hz의 우수한 위상 잡음 특성을 보였다.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 한국전자파학회논문지
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• 제21권6호
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• pp.651-659
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• 2010

본 논문에서는 software defined radio(SDR) 기반의 고속의 다중 모드, 다중 대역을 위한 새로운 six-port 직접변환 수신기를 제안한다. 설계한 수신기는 2개의 CMOS four-port BPSK 수신기와 직교 LO 신호 발생을 위한 이중 대역 1단 polyphase 필터로 구성되어 있다. 0.18 ${\mu}m$ CMOS 공정을 이용하여 마이크로파 대역에서 처음으로 개발한 four-port 수신기는 두 개의 능동 결합기, 능동 발룬, 두 개의 전력 검출기 및 아날로그 디코더로 구현되어 있다. 제안한 polyphase 필터는 type-I 구조를 선택하였으며, LO 신호의 전력 손실을 줄이기 위하여 1단으로 구현 하였고, 커패시터를 사용하는 것 대신하여 LC 공진구조를 적용하여 이중 대역 동작을 구현하였다. 제안한 sixport 수신기의 RF 가용범위를 확장하기 위하여, six-port junction과 전력 검출기에 I/Q 위상 및 크기를 보정하는 회로를 추가하였다. 제안한 회로에서 위상과 크기 부정합의 보정 범위는 각각 8도와 14 dB이다. 제작한 six-port 수신기는 이중 대역인 900 MHz와 2.4 GHz 대역에서 M-QAM, M-PSK의 40 Msps의 변조 신호를 성공적으로 복조하였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.8-15
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• 2002

나선형 인덕터를 이용한 VCO를 MOSIS의 HP 0.5㎛ CMOS 공정으로 최적 설계하고 제작하였다. 나선형 인덕터의 SPICE 모델을 이용하여, Q지수(qualify factor)를 동작 주파수에서 최대화하기 위하여 레이아웃 변수인 금속선 폭, 회전수, 내경, 간격 등을 최적화하였다. 만약 동작주파수가 2㎓, 인덕턴스가 약 3nH이고, 금속선 두께 0.8㎛, 절연 산화막 두께 3㎛를 사용하는 MOSIS HP 0.5㎛ CMOS 공정의 경우 금속선 폭은 20 정도로 하는 것이 Q지수를 최대로 함을 확인하였다. 이렇게 최적화된 나선형 인덕터를 LC 공진 탱크에 사용하여 VCO를 설계, 제작 및 측정을 하였다. 측정은 온웨이퍼(on-wafer)상에서 HP8593E 스펙트럼 에널라이저를 이용하였다. 발진신호의 주파수는 약 1.61㎓이고, 컨트롤전압이 0V -2V변화할 때 발진주파수는 약 250㎒(15%) 변화하였으며, 출력 스펙트럼으로부터 중심주파수 1.61㎓에서 offset 주파수가 600㎑ 때의 위상잡음이 -108.4㏈c/㎐ 였다.

• 한국전자파학회논문지
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• 제21권4호
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• pp.443-451
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• 2010

본 논문에서는 Band-III 지상파 디지털 멀티미디어 방송 수신용 저전력 CMOS RF 튜너 칩에 대해 기술한다. 제안된 RF 튜너 칩은 저전력의 소형 휴대단말기 개발에 적합한 Low-IF 수신 구조로 설계되었으며, 174~240 MHz의 RF 방송 신호를 수신하여 1.536 MHz 대역폭의 2.048 MHz IF 신호를 출력한다. RF 튜너 칩은 저잡음 증폭기, 이미지 신호 제거 믹스, 채널 필터, LC-VCO, PLL과 Band-gap 기준 전압 생성기 등의 모든 수신부 기능 블록들을 포함하고 있으며, 0.18 um RF CMOS 기술을 이용하여 단일 칩으로 제작되었다. 또한 전력 소모를 줄이기 위한 4단계 이득 가변이 가능한 저잡음 증폭기를 제안하였으며, Schmoock's 선형화 기법과 Current bleeding 회로 등을 이용하여 수신 성능을 개선하였다. 제작된 RF 튜너 칩의 이득 제어 범위는 -25~+88 dB, 잡음 특성(NF)은 Band-III 전체 대역에서 약 4.02~5.13 dB, 선형 특성(IIP3)은 약 +2.3 dBm 그리고 이미지 신호 제거비는 최대 63.4 dB로 측정되었다. 총 전력 소모는 1.8 V 단일 전원에서 약 54 mW로 우수하며, 칩 면적은 약 $3.0{\times}2.5mm^2$이다.