• 한국전자파학회논문지
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• 제19권11호
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• pp.1185-1192
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• 2008

본 논문에서는 고전압 스위치와 팻 다이폴 안테나로 구성되는 광대역 LC 오실레이터를 설계 및 제작하고 방사 특성에 관해 분석하였다. 제안된 광대역 LC 오실레이터는 Marx generator를 고전압 펄스 전원 장치로 사용하며 지향성을 높이기 위해 $90^{\circ}$ 코너 리플렉터를 사용한다. 시뮬레이션 및 측정 파형을 분석한 결과, 팻 다이폴을 연결하지 않은 고전압 스위치는 수신 전력을 기준으로 약 9%(${\lambda}_1=0.7\;m$)의 3 dB 대역폭을 가지며, 고전압 스위치와 팻 다이폴 안테나로 구성되는 LC 오실레이터는 약 30%(${\lambda}_2=1\;m$)의 대역폭을 가진다. 결과적으로 팻 다이폴 안테나가 방사 전력뿐만 아니라 동작 주파수 및 대역폭에 영향을 미치는 것을 확인할 수 있었다. 본 논문의 연구 내용은 고전압 스위치와 팻 다이폴 안테나로 구성되는 광대역 LC 오실레이터 설계 시 동작 주파수와 방사 전력을 결정하는데 있어서 매우 유용할 것으로 판단된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.506-510
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• 2016

A triple-band (TB) oscillator was implemented in the TSMC $0.18{\mu}m$ 1P6M CMOS process, and it uses a cross-coupled nMOS pair and two shunt $4^{th}$ order LC resonators to form a $6^{th}$ order resonator with three resonant frequencies. The oscillator uses the varactors for band switching and frequency tuning. The core current and power consumption of the high (middle, low)- band core oscillator are 3.59(3.42, 3.4) mA and 2.4(2.29, 2.28) mW, respectively at the dc drain-source bias of 0.67V. The oscillator can generate differential signals in the frequency range of 8.04-8.68 GHz, 5.82-6.15 GHz, and 3.68-4.08 GHz. The die area of the triple-band oscillator is $0.835{\times}1.103mm^2$.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.220-225
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• 2018

A class E power oscillator is demonstrated for 6.78-MHz wireless power transfer system. The oscillator is designed with a class E power amplifier to use an LC feedback network with a high-Q inductor between the input and the output. Multiple capacitors are used to minimize the variation of the oscillation frequency by capacitance tolerance. The gate and drain bias voltages with opposite characteristics to make the frequency shift of the oscillator are connected in a resistance distribution circuit located at the output of the low drop-out regulator and supplied bias voltages for class E operation. The measured output of the class E power oscillator, realized using the co-simulation, shows 9.2 W transmitted power, 6.98 MHz frequency and 86.5% transmission efficiency at the condition with 20 V $V_{DS}$ and 2.4 V $V_{GS}$.

• 전기전자학회논문지
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• 제24권4호
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• pp.975-981
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• 2020

위상 잡음을 개선하기 위한 출력 신호의 진폭을 제어하는 회로를 가진 10 GHz LC 전압 제어 발진기(VCO : voltage-controlled oscillator)가 제안된다. 제안된 LC VCO를 위한 진폭 제어 회로는 피크 검출 회로, 증폭기, 그리고 전류원 회로로 구성된다. 피크 검출 회로는 2 개의 diode-connected NMOSFET과 하나의 커패시터로 구성되어 출력 신호의 최젓값을 감지함으로 수행된다. 제안하는 진폭 제어 회로를 가진 LC VCO는 1.2 V 공급 전압을 사용하는 55 nm CMOS 공정에서 설계된다. 설계된 LC VCO의 면적은 0.0785 ㎟이다. 제안된 LC VCO에 사용된 진폭 제어 회로는 기존 LC VCO의 출력 신호에서 발생되는 242 mV의 진폭 변화를 47 mV로 줄인다. 또한, 출력 신호의 peak-to-peak 시간 지터를 8.71 ps에서 931 fs로 개선한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.207-212
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• 2013

A new CMOS voltage-bias differential LC voltage-controlled oscillator (LC-VCO) with active source degeneration is proposed. The proposed degeneration technique preserves the quality factor of the LC-tank which leads to improvement in phase noise of VCO oscillators. The proposed VCO shows the high figure of merit (FOM) with large tuning range, low power, and small chip size compared to those of conventional voltage-bias differential LC-VCO. The proposed VCO implemented in 0.18-${\mu}m$ CMOS shows the phase noise of -118 dBc/Hz at 1 MHz offset oscillating at 5.03 GHz, tuning range of 12%, occupies 0.15 $mm^2$ of chip area while dissipating 1.44 mW from 0.8 V supply.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2480-2486
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• 2012

본 논문에서는 WCDMA(Wide Code Division Multiple Access) 시스템 사양을 만족시키는 주파수 합성기 블록 중 위상잡음 및 전력소모의 최적 설계가 필요한 저전압 LC-VCO (voltage controlled oscillator)의 설계를 제안 하였다. 최적 설계를 위해 LC-tank의 손실성분을 보상하는 MOS트랜지스터의 전달컨덕턴스와 인덕턴스 평면에 여유이득 라인과 튜닝 범위 라인을 그어 설계 가능한 영역 내에서 위상잡음이 최소가 되는 파라미터 값을 구하였다. 모의실험 결과 위상잡음 특성은 1MHz옵셋에서 -113dBc/Hz였다. 최적 설계된 LC-VCO는 0.25um CMOS 공정을 이용하여 제작되었다. 칩 측정결과 LC-VCO의 위상잡음 특성은 1MHz 옵셋에서 -116dBc/Hz였다. 전력소모는 15mW였으며, Kvco는 370MHz/V였다.

• 전기전자학회논문지
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• 제15권1호
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• pp.29-36
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 dithering 기법이 사용되었다. 본 논문에서는 dithering 방식에서 발생하는 문제점을 보안하고자 DAC를 이용한 DCO의 해상도 확보 방법을 제안하였다. $0.13{\mu}m$ CMOS 공정을 이용하여 고해상도의 2.4GHz LC DCO를 무선 로컬 네트워크 통신에 적용 가능하도록 설계하였다. 설계된 DCO는 900MHz의 주파수 튜닝 범위를 가지고 발진하며 58.8Hz의 해상도를 보여준다. 주파수 컨트롤은 coarse, fine, DAC 배랙터 bank에 의해서 이루어지며, coarse와 fine bank는 PMOS 배랙터로, DAC bank는 NMOS 배랙터로 구성되었다. 각 배랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. 설계된 DCO의 위상잡음은 1MHz 옵셋에서 -123.8dBc/Hz이다. 설계된 DCO는 공급전압 1.2V에서 4.2mA의 전류를 소모한다.

• 센서학회지
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• 제28권2호
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• pp.121-126
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• 2019

The voltage-controlled oscillator is one of the fundamental building blocks that determine the signal quality and power consumption in RF transceivers for wireless sensor networks. Ring oscillators are attractive owing to their small form factor and multi-phase capability despite the relatively poor phase noise performance in comparison with LC oscillators. The phase noise of a ring oscillator can be improved by using a coupled structure that works at a lower frequency. This paper introduces a 2.4 GHz low-noise ring oscillator that consists of two 3-stage coupled ring oscillators. Each sub-oscillator operates at 800 MHz, and the multi-phase signals are combined to generate a 2.4 GHz quadrature output. The voltage-controlled ring oscillator designed in a 65-nm standard CMOS technology has a tuning range of 800 MHz and exhibits the phase noise of -104 dBc/Hz at 1 MHz offset. The power consumption is 13.3 mW from a 1.2 V supply voltage.

• 한국음향학회지
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• 제16권4호
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• pp.76-84
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• 1997

본 논문은 이동통신기기의 핵심부품중 하나인 VCO를 IC로 설계한 내용을 기술하였다. 설계한 VCO는 배리캡을 사용한 LC 동조형발진기로 구현하였다. 사용한 발진소자중 인덕터는 실리콘 IC 구현상의 난점[8]으로 인해 외부로 구성하고 나머지부분을 모두 IC화 하였다. 제작하는데 사용된 마스크 수는 15개이며 칩 사이즈는 1150um${\times}$780um이다. 제작한 VCO IC를 테스트한 결과 전원전압 5V에서 제어전압을 1V에서 3V로 변화시킬때 880MHz 영역에서 동작하였으며 주파수 천이는 425KHz/V, 주파수 편이는 1.97MHz/T, 캐리어 레벨은 -7dBm, 전류소모는 16.7mA이었다. 또한, 위상 잡음은 50KHz 오프셋에서 -80dBc/Hz 이며 중심주파수에 대한 하모닉응답은 -41dBm 이다. 향후 송수신단을 단일 칩화하기 위해서는 외부회로도 실리콘 기판위에 구현할 수 있는 실리콘 MMIC[1][8]에 대한 연구가 수행되어야 할 것이다.

• 대한전자공학회논문지SD
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• 제49권7호
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• pp.23-29
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• 2012

디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 $0.18{\mu}m$ RF CMOS 공정을 사용하여 제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의 작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과 중심주파수 2.7GHz에서 2.5GHz의 주파수 대역의 출력이 가능하였으며 2.9 ~ 7.1kHz의 높은 주파수해상도를 얻을 수 있었다. 미세튜닝범위와 코어의 전류 바이어스는 4개의 PMOS 배열을 통하여 제어가 가능하도록 하여 유연성을 높였다. 1.8V 전원에서 전류는 17~26mA 정도를 소모하였다. 설계한 DCO는 다양한 통신시스템에 응용이 가능하다.