• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.239-245
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• 2019

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1172-1175
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• 2020

차량에 사용되는 ECU에는 CPU 코어, 차량통신 콘트롤러, 메모리 인터페이스, 센서 인터페이스, I/O 인터페이스 등이 집적되어 있다. 현재 사용되는 차량용 ECU는 대부분 자사만의 독점적 프로세서 아키텍쳐로 개발하였으나, 최근 자율주행자동차 및 커넥티드카에서 소프트웨어 범용성을 위해 ARM, RISC-V와 같은 표준 프로세서를 기반으로 한 차량용 ECU의 수요가 급증하고 있다. 본 논문에서는 명령어 집합이 무료로 공개된 RISC-V를 기반으로 하여 주차 보조 시스템에 사용하기 위한 차량용 ECU를 설계하였다. 개발된 ECU는 32b RISC-V CPU 코어, CAN, LIN 등의 IVN 콘트롤러, ROM, SRAM 등의 메모리 인터페이스, SPI, UART, I2C 등의 I/O 인터페이스를 내장하였다. 65nm CMOS 공정에서 구현한 결과는 동작 주파수 50MHz, 면적 0.37㎟, 게이트 수 55,310개였다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.27-32
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• 2022

RISC-V is an open instruction set architecture (ISA) developed in 2010 at UC Berkeley, and active research is being conducted as a processor to compete with ARM. In this paper, we propose an SoC system including an RV32I ISA-based 32-bit 5-stage pipeline processor and AHB bus master. The proposed RISC-V processor supports 37 instructions, excluding FENCE, ECALL, and EBREAK instructions, out of a total of 40 instructions based on RV32I ISA. In addition, the RISC-V processor can be connected to peripheral devices such as BRAM, UART, and TIMER using the AHB-lite bus protocol through the proposed AHB bus master. The proposed SoC system was implemented in Arty A7-35T FPGA with 1,959 LUTs and 1,982 flip-flops. Furthermore, the proposed hardware has a maximum operating frequency of 50 MHz. In the Dhrystone benchmark, the proposed processor performance was confirmed to be 0.48 DMIPS.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• 반도체디스플레이기술학회지
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• 제23권2호
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• pp.76-81
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• 2024

UC Berkeley developed RISC-V, which is an open-source Instruction Set Architecture. This paper proposes a 32-bit 6-stage pipeline architecture based on the RV32I RSIC-V. The performance of the proposed 6-stage pipeline architecture is compared with the existing 32-bit 5-stage pipeline architecture also based on the RV32I processor ISA to determine the impact of the number of pipeline stages on performance. The RISC-V processor is designed in Verilog-HDL and implemented using Quartus Prime 20.1. To compare performance the Dhrystone benchmark is used. Subsequently, peripherals such as GPIO, TIMER, and UART are connected to verify operation through an FPGA. The maximum clock frequency for the 5-stage pipeline processor is 42.02 MHz, while for the 6-stage pipeline processor, it was 49.9MHz, representing an 18.75% increase.

• 정보처리학회논문지D
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• 제9D권2호
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• pp.289-296
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• 2002

인터넷에서 가장 활발하게 사용되고 있는 웹은 교육 시스템의 변화를 가져오고 있다. 학습자들은 정적 형태의 웹 페이지로부터 양방향통신과 멀티미디어를 가미한 웹 어플리케이션과 웹 미디어를 사용한 학습교보재를 선호하고 있으며, 학습효과가 점차 증대되고 있다. 본 논문에서는 사용자의 변화 요인을 점검하여 학습의 진행에 효율적으로 참여할 수 있는 학습체계와 이에 따르는 자동화 평가시스템을 제시한다. 일반 평가 시스템은 정규적인 형태의 방법을 이용하므로서 학습자의 관심 또 다른 교수자 등 운영 및 관리자의 교육 목표에 의해서 운영되므로 컴퓨터를 활용한 교수방법이 적절치 못한 일이 발생할 수 있다. 웹을 이용한 프로젝트 교육 시스템은 사용자, 관리자 및 운영자 사이의 상호 참여를 통하여 수행하게 될 직무를 이해하고 지식 및 적용 능력의 점증적인 발전을 도모하게 된다. 본 논문에서는 자동화 평가 시스템을 제작하여 교수자와 웹 운영 관리자가 교육의 주관자 입장에서 교육을 진행하고, 학습자는 사용자 중심의 비교 학습 및 패턴 설계의 장점을 극대화시켜 인터넷/인트라넷상에서 실행되는 프로젝트 교육의 평가 방법과 이에 따르는 설계와 구현 방법에 관해 논한다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.771-782
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• 2000

이 논문에서는 하드웨어와 소프트웨어의 통합 설계에 의한 H.263 동영상 코덱을 구현한다. 동영상의 부호화와 복호화를 실시간으로 수행하기 위해 동작 속도 및 응용성을 동시에 고려하여 H.263 코덱의 각 부분 중 어느 부분이 하드웨어 또는 소프트웨어로 구현된는 것이 바람직한지 결정하였다. 하드웨어로 구현하는 부분은 움직임 추정부 및 보상부와 메모리 제어부이고, 나머지 부분은 RISC (reduced instruction set computer) 프로세서를 사용하여 소프트웨어로 처리한다. 이 논문에서는 하드웨어 및 소프트웨어 모듈의 효과적인 구현 방법을 소개한다. 특히 하드웨어로 구현되는 움직임 추정부를 위해서 주변 움직임 변위의 상관성 및 계층적 탐색을 이용한 다수의 움직임 후보를 가지고 알고리즘을 사용하였으며, 이 알고리즘에 기반한 소면적 구조를 제안한다. 소프트웨어로 처리되는 DCT (discrete cosine transform) 부분의 최적화를 위해서 움직임 추정부에서 얻어진 SAD (sum of absolute difference) 값에 근거하여 DCT 이후 양자화된 계수들의 통계적 특성을 분류하는 기법을 사용한다. 제안된 방법을 실제 RISC 프로세서와 gate array를 이용하여 구\ulcorner하고, 그 성능이 우수함을 확인하였다.

• International Journal of Advanced Culture Technology
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• 제1권2호
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• pp.24-32
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• 2013

This paper determined students' ranks of difficulty on the use of materials in terms of 1) understanding the layout of the learning materials, 2) reading comprehension of the learning materials, and 3) realization on relevance to needs of the learning materials. It also determined students' 4) rank and frequency of attitude on the materials. With the data gathered through 128 survey questionnaires, 7 focused group discussions, and 10 interviews, the results were found out that there was an inappropriate assessment procedure set by this particular university. The researcher concludes that: 1) design of four types of classes by just using the two textbooks with their respective workbooks is grammar-based with limited conversation activities; 2) placement for these students in one big class size was implemented without considering their common interest and motivation and language levels; and, 3) qualification of teachers teaching these EFL students did not support students' real needs and the language program itself. Content professors who were made to teach may have the ability to input learning, but their teaching styles may differ from the ones who are real English teachers. This paper then recommends that teachers and school administration should have an appropriate placement exam before students attend the class, especially in a big class size. There could only be a few problems among students in one big class size when students' level of competence is proportioned. With this, topics and conversation activities can even be more flexible with the maneuver of art of questioning, various dimensions of thinking, strategic competence, learning attitude or behavior, etc. to ensure sustenance of communicative mode and level of interest and motivation in the classroom. Grammar-based instruction can only be taught when a need arises. Thus, the course description of each class will be able to transact the objectives ready for developing students' communication competence. Moreover, proper measurement can be utilized to validly assess the amount of students' learning and the progress of language curriculum design in terms of materials selection and teaching approach.

• 한국조경학회지
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• 제44권1호
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• pp.51-65
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• 2016

조경교육의 핵심인 설계 교과목의 설계도라고 볼 수 있는 수업계획서는 교육의 목표와 내용, 방법과 효과를 진단할 수 있는 중요한 매체이다. 본 연구는 국내 4년제 대학의 2, 3학년 수준 조경설계 교과목의 수업계획서를 분석하여 설계교육의 현 실태를 진단하고 이를 기반으로 개선방향을 제시하였다. 첫째, 교수와 학생 사이의 계약서이자 학습활동 과정의 설계도와 학습 도구로서의 수업계획서 기능 제고가 절실하다. 둘째, 수업계획서에서 담아야하는 정보의 양을 늘리고 서술의 구체성을 높여 학습자의 수업에 대한 이해도를 증진시켜야 한다. 셋째, 스튜디오 수업의 특수성을 반영할 수 있는 수업계획서의 세부 항목 개발과 상세한 서술이 필요하며 타 과목과의 관련성 속에서 설계스튜디오의 통합적 측면을 조망해줄 필요가 있다. 넷째, 설계수업의 특수성을 고려하여 전통적인 텍스트 중심 외의 다양한 수업 매체와 온라인 방식의 도입을 통해 쌍방향 소통 수업에 대한 고민이 필요하다. 다섯째, 수업계획서 구성 요소들 간의 상호 연관성을 강화해야 한다. 특히 수업목표와 평가기준간의 관련성, 교재 및 참고문헌과 주차별 수업활동과의 관련성이 구체적으로 제시될 필요가 있다. 마지막으로, 학생들이 공감할 수 있는 평가 기준을 상세하게 제시하고, 다양한 평가 방법을 도입하여 평가의 공정성과 투명성을 제고해야 한다.

• 한국컴퓨터정보학회논문지
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• 제14권11호
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• pp.97-103
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• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.