• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2016년도 춘계학술대회
• /
• pp.154-156
• /
• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능한 위상고정루프는 1.8V 0.18um CMOS 공정을 이용하여 설계 하였다.

• Journal of Power Electronics
• /
• 제15권4호
• /
• pp.1085-1092
• /
• 2015

In this paper, the expressions of the estimated information of a single-phase enhanced phase-locked loop (EPLL), when input signal contains harmonics and a DC offset while the fundamental component takes step changes, are derived. The theoretical analysis results indicate that in the estimated information, the n^th-order harmonics cause n+1^th-order periodic ripples, and the DC offset causes a periodic ripple at the fundamental frequency. Step changes of the amplitude, phase angle and frequency of the fundamental component cause a transient periodic ripple at twice the frequency. These periodic ripples deteriorate the performance of the EPLL. A hybrid filter based EPLL (HF-EPLL) is proposed to eliminate these periodic ripples. A delay signal cancellation filter is set at the input of the EPLL to cancel the DC offset and even-order harmonics. A sliding Goertzel transform-based filter is introduced into the amplitude estimation loop and frequency estimation loop to eliminate the periodic ripples caused by the residual input odd-order harmonics and step change of the input fundamental component. The parameter design rules of the two filters are discussed in detail. Experimental waveforms of both the conventional EPLL and the proposed HF-EPLL are given and compared with each other to verify the theoretical analysis and advantages of the proposed HF-EPLL.

• 한국전자파학회:학술대회논문집
• /
• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
• /
• pp.224-228
• /
• 2003

In this paper, for phase lock loop(PLL) synthesizer, we introduce a novel but simple and low cost frequency modulation(FM) circuit of a flat peak frequency deviation for modulation signal from high to very low frequency penetrating into the loop-bandwidth of PLL. The FM circuit was basically designed to compensate an amount of feedback of the loop filter in PLL. The circuit also includes the capability of the adjustment of peak frequency deviation and blocking the interference with the loop filter. The designed circuit was successfully implemented and showed the flat frequency deviation as expected in the design.

• 대한전자공학회논문지TC
• /
• 제42권10호
• /
• pp.1-8
• /
• 2005

본 논문에서는 ATSC 지상파 DTV 시스템에서 심볼 타이밍 동기 성능 개선을 위한 알고리즘을 제안한다. 일반적으로 심볼 타이밍 동기를 위해 사용되는 가드너 방법은 다중 경로 페이딩 환경에서 성능이 좋지만 지터에 의해 성능 열화가 발생한다. 지터량는 루프 필터 대역폭이 작을수록 작아지지만, 수렴속도는 느려지게 된다. 본 논문에서는 수렴속도는 빠르면서 수렴 후 지터량를 감소시키기 위해 일정시간마다 루프필터의 출력 값을 평균하고 이 평균값을 이용하여 옵셋량을 추정한 후 점차적으로 대역폭을 줄여 지터의 크기를 줄이는 알고리즘을 제안한다. 제안하는 알고리즘은 기존의 방식에 비해 수렴속도와 지터의 기에서 좋은 성능을 보인다.

• 한국군사과학기술학회지
• /
• 제19권3호
• /
• pp.379-386
• /
• 2016

In this paper, phase noise analysis result for 2.4 GHz PLL(phase locked loop) using SPD(sample phase detector) is proposed. It can be used for high performance frequency synthesizer's LO(local oscillator) to extend output frequency range or for LO of offset PLL to reduce a division rate or for clock signal of DDS(direct digital synthesizer). Before manufacturing, theoretical estimation of PLL's phase noise performance should be performed. In order to calculate phase noise of PLL using SPD, Leeson model is used for modeling phase noise of VCO(voltage controlled oscillator) and OCXO(ovened crystal oscillator). After theoretically analyzing phase noise of PLL, optimized loop filter bandwidth was determined. And then, phase noise of designed loop filter was calculated to find suitable OP-Amp. Also, the calculated result of phase noise was compared with the measured one. The measured phase noise of PLL was -130 dBc/Hz @ 10 kHz.

• 한국정보통신학회논문지
• /
• 제19권2호
• /
• pp.379-385
• /
• 2015

본 논문에서는 필터 계수를 효율적으로 추출하기 위한 고성능 ALF(Adaptive Loop Filter)의 하드웨어 구조를 제안한다. HEVC의 ALF 기술은 고해상도 및 고화질의 영상을 높은 효율로 압축하고 주관적 화질을 향상시키기 위해 영상의 통계적인 특성을 이용한 필터 계수를 추출하여 필터링을 수행한다. 제안하는 ALF 하드웨어 구조는 필터 계수를 추출하기 위한 촐레스키 분해의 연산 관계를 분석하여 2단 파이프 구조로 설계함으로써 수행 사이클을 감소시켰다. 또한, 촐레스키 분해의 연산 과정에서 필요한 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 설계함으로써 적은 면적과 연산량, 복잡도를 갖는 하드웨어 구조로 설계하였다. 제안한 하드웨어는 Xilinx ISE 14.3 Vertex-7 XC7VCX485T FPGA 디바이스를 사용하여 합성한 결과 4K(3840x2160)@40fps의 영상을 실시간 처리할 수 있고, 최대 동작주파수는 186MHz이다.

• 조명전기설비학회논문지
• /
• 제29권10호
• /
• pp.17-24
• /
• 2015

In this paper, we investigated the output polarization of a Lyot-type optical fiber comb filter based on a polarization-diversity loop structure. It was found that the output state of polarization (SOP) of the filter made a wavelength-dependent evolution, and the spectral periods of the output SOP variation in flat-top and lossy flat-top band modes were the channel separation of the filter and its half, respectively. For a certain input SOP, the filter could pass or reject specific spectral sections by adding and controlling an output analyzer. In particular, it was theoretically anticipated that the filter with the output polarizer could provide the fine continuous tuning of its pass band center in a wavelength range corresponding to the ${\pm}9.5%$ of channel spacing(0.8nm) when the input SOP was properly adjusted. It is expected that this tuning function can be effectively applied to suppress unwanted spectral portions in modulated optical signals.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.245-251
• /
• 2011

본 논문에서는 의사 인터디지털 계단형 임피던스 공진기(Pseudo-Interdigital Stepped Impedance Resonator: PI-SIR)와 개방 루프 링 공진기(Open-Loop Ring Resonator: OLRR)를 이용한 마이크로스트립 이중 대역 대역 통과 여파기를 제안한다. PI-SIR을 이용하여 이중 대역 여파기의 첫 번째 통과 대역과 두 번째 통과 대역을 설계하고, OLRR을 이용하여 두 번째 통과 대역 특성을 강화한다. PI-SIR 구조에서 특성 임피던스 비와 전기적 길이 비를 이용하면 첫 번째 통과 대역과 두 번째 통과 대역을 쉽고 정확하게 조정할 수 있다. 2.45 GHz와 5.8 GHz에서 동작하는 이중 대역 여파기의 설계 결과와 측정 결과로부터 제안된 여파기가 유용하다는 것을 알 수 있다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
• /
• 제48권9호
• /
• pp.461-466
• /
• 1999

The switched reluctance motor (SRM) would have torque ripple if not operated with an MMF waveform specified for switching angle and phase voltage. This paper describes the robustic control scheme that permits the phase torque to be flat by PLL(Phase Locked Loop) controller. In this control scheme, the locked phase signal of PLL controls the switching dwell angle and it's loop filter signal controls the switching voltage adaptively. Experimental results show that stable dynamic performance is obtained for torque and speed together with low torque ripple on the operation of variable loads.

• 한국항공우주학회지
• /
• 제48권11호
• /
• pp.873-880
• /
• 2020

본 논문은 스트랩다운 탐색기 측정치와 INS 정보를 이용하여 시선각속도를 추정하는 유도필터 설계에 대해서 다룬다. 제안하는 유도필터는 탐색기 측정치와 유도탄 자세로부터 획득 가능한 시선각과 표적의 위치와 유도탄과의 상대 위치를 측정치로 하고 있으며, 주기 및 동기가 맞지 않는 두 센서의 출력을 사용하기 위해 비동기 필터를 기반으로 하고 있다. 제안한 방법을 통해 시간지연이 큰 탐색기 측정치를 사용함으로써 생길 수 있는 기생루프에 대한 영향을 줄이고 추정성능을 향상시킬 수 있다.