• 정보보호학회논문지
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• 제33권2호
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• pp.183-191
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• 2023

암호 알고리즘은 많은 연산 자원을 요구하며 복잡한 수학적 원리를 통해 보안성을 가진다. 하지만 대부분의 사물인터넷 기기는 가용 자원이 한정적이며 그에 따라 연산 성능이 부족하다. 따라서 연산량을 적게 사용하는 경량암호가 등장하였다. 미국 국립표준기술연구소는 경량암호 표준화 공모전을 개최하여 경량암호의 원활한 보급을 꾀했다. 공모전의 알고리즘 중 하나인 TinyJAMBU는 순열 기반의 알고리즘이다. TinyJAMBU는 키 스케줄을 거치지 않는 대신 많은 순열 연산을 반복하며, 이때 시프트 연산이 주로 사용된다. 본 논문에서는 8-bit AVR 프로세서상에서 경량암호 TinyJAMBU를 고속 최적 구현하였다. 제안 기법은 시프트 연산을 반대 방향으로 하여 시프트 횟수를 최소화한 리버스 시프트 기법과 키와 논스가 고정인 환경에서 일부 연산을 사전 연산한 기법이다. 제안 기법은 순열연산에서 최대 7.03배, TinyJAMBU 알고리즘에 적용 시 최대 5.87배 성능 향상을 보였다. 키와 논스가 고정인 환경에서는 TinyJAMBU의 알고리즘이 최대 9.19배만큼 성능이 향상되었다.

• Structural Engineering and Mechanics
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• 제88권1호
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• pp.53-65
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• 2023

With the gradual implementation of long-span suspension bridges into high-speed railway operations, the main beam's bending stiffness contribution to the live load response permanently grows. Since another critical control parameter of railway suspension bridges is the beam-end rotation angle, it should not be ignored by treating the main beam deflection as the only deformation response. To this end, the current study refines the existing method of the main cable shape and simply supported beam bending moment analogy. The bending stiffness of the main beam is considered, and the main beam's analytical expressions of deflection and rotation angle in the whole span are obtained using the cable-beam deformation coordination relationship. Taking a railway suspension bridge as an example, the effectiveness and accuracy of the proposed analytical method are verified by the finite element method (FEM). Comparison of the results by FEM and the analytical method ignoring the main beam stiffness revealed that the bending stiffness of the main beam strongly contributed to the live load response. Under the same live load, as the main beam stiffness increases, the overall deformation of the structure decreases, and the reduction is particularly noticeable at locations with original larger deformations. When the main beam stiffness is increased to a certain extent, the stiffening effect is no longer pronounced.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• 한국정보통신학회논문지
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• 제18권9호
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• pp.2109-2116
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• 2014

본 논문은 무선랜 시스템에서 성능 향상을 위해, 안테나 빔을 전 방향으로 방사하는 기존의 방법과는 달리, 접속한 단말이 존재하는 방향으로만 안테나 빔을 방사하는 빔포밍 시스템을 설계 및 구현하였다. 해당 시스템은 패치형 배열 안테나를 통해 통신을 하며, DSP(Digital Signal Processor)에서 패킷 타입과 단말의 정보를 퀄컴사의 상용 칩으로부터 제공받아 FPGA(Field Programmable Gate Array)로 전송하는 방식으로 동작한다. DSP와 FPGA의 통신 방식은 데이터 송수신시 생기는 지연을 최소화하기 위해 PCI express(Peripheral Component Interconnect express)를 사용하였다. 단말 고유의 MAC(Media Access Control) 주소를 FPGA에서 저장하고 데이터베이스화함으로써 단말들의 위치를 관리할 수 있도록 하였다. 따라서 해당하는 단말로 패킷을 전송할 때, 추정한 위치로 빔을 방사하여 T/P(throughput)를 높일 수 있다. 단말의 위치는 패치형 배열 안테나를 통해 수신한 단말의 SINR(Signal to Interface plus Noise Ratio)을 프리앰블 구간에서 극대화하는 알고리즘을 사용하여 추정하였다. 제안하는 빔포밍 시스템을 Verilog HDL(Hardware Description Language)을 이용하여 FPGA와 퀄컴사의 상용 칩과 연동하여 구현하였으며 실제 운용 환경에서 시험을 통해 구현된 장비가 일반 AP(Access Point) 보다 더 높은 성능을 보이며 통신하는 것을 확인하였다.

• 정보보호학회논문지
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• 제11권1호
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• pp.13-23
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• 2001

본 논문에서는 우리 나라 128 비트 블록 암호 알고리즘 표준인 SEED를 하드웨어로 구현하였다. 먼저 하드웨어 구 현 측면에서 SEED를 같은 비밀키 블록 암호 알고리즘으로 AES 최종 후보 알고리즘인 MARS, RC6, RIJNDAEL, SERPENT, TWOFISH와 비교 분석하였다. 동일한 조건하에서 분석한 결과, SEED는 MARS, RC6, TWOFISH보다는 암호 화 속도가 빨랐지만, 가장 빠른 RIJNDAEL보다는 약 5배정도 느렸다. 이에 속도 측면에서 우수한 성능을 가질 수 있는 고속 SEED 구조를 제안한다. SEED는 동일한 연산을 16번 반복 수행하므로 1라운드를 Jl 함수 블록, J2 함수 블록, key mixing 블록을 포함한 J3 함수 블록의 3단계로 나누고, 이를 파이프라인 시켜 더 빠른 처리 속도를 가지도록 하였다. G 함수는 구현의 효율성을 위해 4개의 확장된 4바이트 SS5-box 들의 xor로 처리하였다. 이를 Verilog HDL을 사용하여 ALTERA FPGA로 검증하였으며, 0.5um 삼성 스탠다드 셀 라이 브러리를 사용할 경우 파이프라인이 가능한 ECB 모드의 암호화와 ECB, CBC, CFB 모드의 복호화 시에는 384비트의 평문을 암복호화하는데 총 50클럭이 소요되어 97.1MHz의 클럭에서 745.6Mbps의 성능을 나타내었다. 파이프라인이 불 가능한 CBC, OFB, CFB 모드의 암호화와 OFB 모드의 복호화 시에는 동일 환경에서 258.9Mbps의 성능을 보였다.

• 한국정보통신학회논문지
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• 제24권10호
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• pp.1331-1340
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• 2020

해상 객체 검출은 선장이 육안으로 해상 주변의 충돌 위험성이 있는 부유물을 컴퓨터를 통해 자동으로 검출하여 사람이 확인하는 방법과 유사한 정확도로 인지하는 방법을 말한다. 기존 선박에서는 레이더의 전파를 통해 해상 부유물의 유무와 거리를 판단하였지만 형체를 알아내어 장애물이 무엇인지는 판단할 수 없는 약점이 있다. 반면, 카메라는 인공지능 기술이 발달하면서 물체를 검출하거나 인식하는데 성능이 우수하여 항로에 있는 장애물을 정확하게 판단할 수 있다. 하지만, 디지털 영상을 분석하기 위해서는 컴퓨터가 대용량의 화소를 연산해야 하는데 CPU는 순차적 처리 방식에 특화된 구조이기에 처리속도가 매우 느려 원활한 서비스 지원은 물론 안전성도 보장할 수 없게 된다. 따라서 본 논문에서는 해상 객체 인식 소프트웨어를 개발하였고 연산량이 많은 부분을 가속화하기 위해 FPGA로 구현하였다. 또한, 임베디드 보드와 FPGA 인터페이스를 통해 시스템 구현 완성도를 높였으며 소프트웨어 기반의 기존 구현 방법보다 약 30배의 빠른 성능을 얻었고 전체 시스템의 속도는 약 3배 이상이 개선되었음을 확인할 수 있었다.

• 한국멀티미디어학회논문지
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• 제3권5호
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• pp.526-534
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• 2000

CAD/CAM, 3차원 모델링, 가상현실, 그리고 의학 영상의 처리 속도를 높이기 위한 3차원 가속기에 대한 많은 연구들이 진행 중이다. 본 논문에서는 3차원 그래픽 처리속도를 향상하기 위하여 SIMD처리기 구조의 3차원 가속기를 제안하며, 기존의 퐁 음영법을 제안된 구조에 맞게 병렬화하고 수행함으로써 직접적인 성능분석을 시도하였다. 3차원 SIMD 처리기 구조는 PCI 지역 버스 인터페이스, 16개의 처리기, 그리고 Park's 다중접근기억장치로 구성되며, 다중접근 기억장치는 17개의 외부 메모리 모듈을 갖는다. 기존의 직렬 퐁 음영법을 SIMD 처리기 구조에 수행될 수 있도록 하나의 다면체를 여러 개의 $4\times{4}$의 정방형 다면체로 나누어서 처리하는 병렬 퐁 음영 법으로 수정하였으며, 하나의 정방형 다면체는 다중접근기억장치가 간격이 1인 블록 접근이 가능하기 때문에 17개의 처리기가 동시에 처리할 수 있다. SIMD처리기 구조에서 수행되는 병렬화된 퐁 음영법을 하드웨어 모의실험 패키지인 CADENCE사의 Verilog-XL로 모의실험을 수행한 결과 5.14배의 속도향상을 보임을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.17-26
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• 2006

DVD용 아날로그 read channel에 사용되는 PR (1 2 2 1) 신호용 아날로그 비터비 디코더를 순환형 아날로그 병렬회로망 구조를 이용하여 설계하였다. 고 밀도의 마그네틱 기록매체나 DVD등은 인접 신호들의 영향을 많이 받게 되므로, 상호 간섭된 심볼 코드를 일정한 규칙에 따라 생성시켜 코딩하며, 재생 시에는 코딩 규칙의 부합도에 따라 디코딩하여 재생오류를 최소화 시키는 기술이 PRML이다. 이 PRML기술은 주로 디지털 기술로 구현하여 사용되고 있으나, 보다 고속 저 전력화 필요가 증대하여 최근 아날로그 기술로 구현하는 방법이 활발하게 연구되고 있다. 본 연구는 DVD read channel의 아날로그 PRML 구현에 관한 연구로서 PRML의 고속화에 가장 어려운 부분인 비터비 디코더 부분을 순환형 아날로그 병렬 회로망 구조를 이용하여 설계하였다. 설계한 PRML용 비터비 디코더는 PR (1 2 2 1) type으로 기존의 디지털 비터비 디코더 속도의 3배, 전력소모의 1/3인 성능을 보였다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 한국음향학회지
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• 제22권6호
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• pp.425-433
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• 2003

음향 반향 제거기 (Acoustic Echo Canceller: AEC)는 원거리 회의 시스템이나 차량 내 핸즈프리 통화 등에서 필연적으로 발생하는 반향을 제거하기 위해 이용된다. 이러한 반향을 제거하기 위해 다양한 적응 필터링 알고리즘이 제안되었으며 LMS(Least Mean Square) 알고리즘은 다른 알고리즘에 비해 매우 단순하고, 비교적 강인하여 많은 응용 분야에 사용되고 있다. 그러나 LMS 알고리즘은 음성과 같은 상관도가 높은 유색 신호에 대해 음향반향 제거기의 수렴 속도를 저하시켜 전체적인 음향 반향 제거 성능을 떨어뜨리게 한다. 이를 보완하기 위하여 DCT나 DFT 등의 직교 변환 행렬을 이용하여 입력신호의 상관성을 저하시킨 후 LMS 적응 필터링 알고리즘을 적용하는 변환 영역 음향 반향 제거 알고리즘 등이 제안되었다. 본 논문에서는 MLT (Modulated Lapped Transform) 직교 변환행렬을 이용한 MLT영역의 적응음향반향 제거 알고리즘을 제안한다. 제안된 알고리즘은 기존의 NXN DCT, DFT, Hadamad등의 정방 행렬 대신에 2NXN 크기의 MLT 변환 행렬을 사용함으로서 유색 입력 신호에 대해 효과적인 상관성 저하와 빠른 수렴 속도를 달성할 수 있었으며 실제 음향 반향 제거 시스템에 적용하여 그 성능을 비교 입증하도록 하였다. 합성 음성신호와 실제 음성 신호를 이용한 모의 실험 결과 제안된 MLT 영역 음향 반향 제거 시스템은 기존의 DCT 변환 영역 음향 반향 시스템에 비해 약 2배 이상의 빠른 수렴속도와 약 20∼30 ㏈ 정도의 ERLE (Echo Return Loss Enhacement) 향상을 얻을 수 있었다