• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.07a
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• pp.74-77
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• 2004

[ $HfO_2$ ] dielectric layers were grown on the p-type Si(100) substrate by metalorganic molecular beam epitaxy(MOMBE). Hafnium $t-butoxide[Hf(O{\cdot}t-C_4H_9)_4]$ was used as a Hf precursor and Argon gas was used as a carrier gas. The thickness of the layers was measured by scanning electron microscopy (SEM) and high-resolution transmission electron measurement(HR-TEM). The properties of the $HfO_2$ layers were evaluated by X-ray diffraction(XRD), high frequency capacitance-voltage measurement(HF C-V), current-voltage measurement(I-V), and atomic force measurement(AFM). HF C-V measurements have shown that $HfO_2$ layer grown by MOMBE has a high dielectric constant(k=19-21). The properties of $HfO_2$ films are affected by various process variables such as substrate temperature, bubbler temperature, Ar, and $O_2$ gas flows. In this paper, we examined the relationship between the $O_2/Ar$ gas ratio and the electrical properties of $HfO_2$.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.152-153
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• 2012

Ion sensitive field effect transistor (ISFET)는 전해질 속 각종 이온농도를 측정하는 반도체 이온 센서이다. 이 소자의 기본 구조는 metal oxide semiconductor field effect transistor (MOSFET)에서 고안되었으며 게이트 컨택 부분이 기준전극과 전해질로 대체되어진 구조를 가지고 있다 [1]. ISFET는 기존의 반도체 CMOS 공정과 호환이 가능하고 제작이 용이할 뿐만 아니라, pH용액에 대한 빠른 반응 속도, 비표지 방식의 생체물질 감지능력, 낮은 단가 및 소자의 집적이 용이하다는 장점을 가지고 있다. ISFET pH센서의 감지특성에 결정하는 요소 중 가장 중요한 것은 소자의 감지막이라고 할 수 있다. 감지막은 감지 대상 물질과 물리적으로 직접 접촉되는 부분으로서 일반적으로 기계적/화학적 강도가 우수한 실리콘 산화막(SiO2)이 많이 사용되어져 왔다. 최근에는 기존의 SiO2 보다 성능이 향상된 감지막을 개발하기 위하여 Al2O3, HfO2, ZrO2, 그리고 Ta2O5와 같은 고유전 상수(high-k)를 가지는 물질들을 EIS 센서의 감지막으로 이용하는 연구가 활발하게 진행되고 있다. 하지만 지속적인 high-k 물질들에 대한 연구에도 불구하고 각각의 물질이 갖는 한계점이 드러났다. 본 연구에서는 SOI기판에서 SiO2 /HfO2 (OH), SiO2/Al2O3 (OA) 이단 적층 그리고 SiO2/HfO2/Al2O3 (OHA) 삼단적층 감지막을 갖는 ISFET을 제작하고 각 감지막의 특성을 평가하였다. 평가된 특성의 결과가 아래의 표1에 요약되었다. 그 결과, 각 high-k 물질이 갖는 한계점을 극복하기 위하여 제안된 OHA감지막은 기존에 OH, OA가 갖는 장점을 취하면서 단점을 최소화 시키는 최적화된 감지막의 감지특성을 보였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.358-358
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• 2010

To improve the programming/erasing speed and leakage current of multiple dielectric stack tunnel barrier engineering (TBE) Non-volatile memory, We propose a new concept called staggered structure of TBE memory. In this study, We fabricated staggered structure capacitor on $Si_3N_4$ stacked HfAlO and measured C-V curve that can observe tunneling characteristic of this device as various annealing temperature compared with that of single layer $SiO_2$ capacitor.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2007.04a
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• pp.71-72
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• 2007

In this study, we investigated the fabrication of MLR (multi-layer resist) with a very thin diamond-like carbon (DLC) layer. ArF PR/$SiO_2$/DLC MLR structure was investigated and etching characteristics of the DLC layer was patterned using $SiO_2$ hard-mask by varying the process parameters such as different high-frequency/low-frequency combination ($f_{LF}/f_{HF}$), HF/LF power ratio ($P_{HF}/P_{LF}$), $O_2$ flow and $N_2$ flow rate in $O_2/N_2$/Ar plasmas. The results indicated an increased etch rate of DLC for the higher $f_{LF}/f_{HF}$ combination and for the increased low-frequency power ($P_{LF}$). And the etch rate of DLC was decreased with increasing the $N_2$ flow rate in $O_2/N_2$/Ar plasmas. In order to confirm the application of DLC MLR for the etching process of silicon oxide, the stack of ArF PR/BARC/$SiO_2$/DLC/TEOS/Si was investigated.

• Journal of the Microelectronics and Packaging Society
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• v.19 no.1
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• pp.39-45
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• 2012

Three-dimensional integrated circuit(3D IC) technology has become increasingly important due to the demand for high system performance and functionality. In this work, BOE and HF wet etching of Cu line surfaces after CMP were conducted for Cu-Cu pattern direct bonding. Step height of Cu and $SiO_2$ as well as Cu dishing after Cu CMP were analyzed by the 3D-Profiler. Step height increased and Cu dishing decreased with increasing BOE and HF wet etching times. XPS analysis of Cu surface revealed that Cu surface oxide layer was partially removed by BOE and HF wet etching treatment. BOE treatment showed not only the effective $SiO_2$ etching but also reduced dishing and Cu surface oxide rather than HF treatment, which can be used as an meaningful process data for reliable Cu-Cu pattern bonding characteristics.

• JSTS:Journal of Semiconductor Technology and Science
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• v.14 no.4
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• pp.427-435
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• 2014

Segmented-channel MOSFETs (SegFETs) can achieve both good performance and variation robustness through the use of $HfO_2$ (a high-k material) to create the shallow trench isolation (STI) region and the very shallow trench isolation (VSTI) region in them. SegFETs with both an HTI region and a VSTI region (i.e., the STI region is filled with $HfO_2$, and the VSTI region is filled with $SiO_2$) can meet the device specifications for high-performance (HP) applications, whereas SegFETs with both an STI region and a VHTI region (i.e., the VSTI region is filled with $HfO_2$, and the STI region is filled with $SiO_2$) are best suited to low-standby power applications. AC analysis shows that the total capacitance of the gate ($C_{gg}$) is strongly affected by the materials in the STI and VSTI regions because of the fringing electric-field effect. This implies that the highest $C_{gg}$ value can be obtained in an HTI/VHTI SegFET. Lastly, the three-dimensional TCAD simulation results with three different random variation sources [e.g., line-edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV)] show that there is no significant dependence on the materials used in the STI or VSTI regions, because of the predominance of the WFV.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.175.2-175.2
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• 2015

이 연구는 nano-indenter를 중심으로 박막의 nano-electrotribology 분석 연구로 Hafnium Nitride (HfN) 박막의 열처리 시 열적안정성에 대한 연구를 진행하였다. HfN 박막은 Copper (Cu)와 Silicon (Si)의 계면 확산방지막으로 사용될 수 있는 박막으로 현재 많은 연구소에서 다양한 연구가 진행되고 있다. HfN 박막은 Si (100)기판 위에 rf magnetron sputter로 증착되었다. 증착 시 Ar, $N_2$ 가스유량을 총 40 sccm 사용하였고 증착 후 HfN 박막을 질소분위기 furnace에서 500, $700^{\circ}C$로 각각 30분 동안 열처리 하였다. 열처리 전 후의 시료를 nano-indenter를 이용하여 nano-electrotribology 분석을 실시하였다. Nano-indenter 측정결과 열처리 전 HfN 박막 시료의 표면강도는 39.68 GPa였고 500oC 열처리 후 31.31 GPa로 감소하였다. 그러나 $700^{\circ}C$ 열처리 시 표면강도가 37.89 GPa로 다시 증가하였다. 탄성계수 측정결과도 이와 같은 경향을 나타내었는데, $500^{\circ}C$ 열처리 전 후 탄성계수가 258.99 GPa에서 201.88 GPa로 감소하였고 $700^{\circ}C$ 열처리 시 247.55 GPa로 다시 증가하였다. 이는 $500^{\circ}C$ 열처리하였을 때 박막 내에 흡착되었던 $N_2$ 가스가 빠져나가며 tensile stress가 발생하여 박막의 표면강도 감소를 유발했고 $700^{\circ}C$ 열처리 시 다시 박막 표면이 안정화되었기 때문으로 생각된다. 이를 통해 열처리 온도 변화에 의한 질소효과가 나타나 HfN 박막 표면의 물성이 달라지는 것을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.205-205
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• 2015

최근, 비정질 산화물 반도체를 이용한 TFT는 투명성, 유연성, 저비용, 저온공정이 가능하기 때문에 차세대 flat-panel 디스플레이의 back-plane TFT로써 다양한 방면에서 연구되고 있다. 산화물 반도체 In-Zn-O-시스템에서는 Gallium (Ga)을 suppressor로 사용한 a-In-Ga-Zn-O (a-IGZO) 뿐만 아니라, Magnesium (Mg), Hafnium (Hf), Tin (Sn), Zirconium (Zr) 등의 다양한 물질이 연구되었다. 그 중 Silicon (Si)은 Ga, Hf, Sn, Zr, Mg과 같은 suppressor에 비해 구하기 쉬우며 가격적인 측면에서도 저렴하다는 장점이 있다. solution 공정으로 제작한 산화물 반도체 TFT는 진공 시스템을 사용한 공정보다 공정시간이 짧고, 저비용, 대면적화가 가능하다는 장점이 있다. 하지만, 투명하고 유연한 device를 제작하기 위해서는 저온 공정과 low thermal budget은 필수적이다. 이러한 측면에서 MWI (Microwave Irradiation)는 저온공정이 가능하며, 짧은 공정 시간에도 불구하고 IZO 시스템의 산화물 반도체의 전기적 특성 향상을 기대할 수 있는 효율 적인 열처리 방법이다. 본 연구에서는 In-Zn-O 시스템의 TFT에서 silicon (Si)를 Suppressor로 사용한 a-Si-In-Zn-O (SIZO) TFT를 제작하여 두 가지 열처리 방법을 사용하여 TFT의 전기적 특성을 확인하였다. 첫 번째 방법은 Box Furnace를 사용하여 N2 분위기에서 $600^{\circ}C$의 온도로 30분간 열처리 하였으며, 두 번째는 MWI를 사용하여 1800 W 출력 (약 $100^{\circ}C$)에 2분간 열처리 하였다. MWI 열처리는 Box Furnace 열처리에 비해 저온 공정 및 짧은 시간에도 불구하고 향상된 전기적 특성을 확인 할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.279-279
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• 2011

나노 입자를 이용한 비휘발성 메모리 소자의 전기적 특성 향상을 위하여 일함수가 Si 보다 큰 금속, 금속산화물, 금속 실리사이드 나노입자를 이용한 다양한 형태의 메모리 구조가 제안되어져 왔다.[1] 특히 이와 같은 나노 부유 게이트 구조에서 터널 절연막의 구조를 소자의 동작 속도를 결정하는데 이는 터널링 되어 주입되는 전자의 확률에 의존하기 때문이다. 양자 우물에 국한된 전하가 누설되지 않으면서 주입되는 전자의 터널링 확률을 증가시키기 위하여, dielectric constant 와 barrier height를 고려한 다양한 구조의 터널 절연막의 형태가 제안 되었다.[2-3] 특히 낮은 전계에서도 높은 터널링 확률은 메모리 소자의 동작 속도를 향상시킬 수 있다. 본 연구에서는 n형 Si 기판위에 Si3N4 및 HfAlO를 각각 1.5 nm 및 3 nm 로 atomic layer deposition 방법으로 증착하였으며 3~5 nm 지름을 가지는 $TiSi_2$ 및 $WSi_2$ 나노 입자를 형성한 후 컨트롤 절연막인 $SiO_2$를 ultra-high vacuum sputtering을 사용하여 20 nm 두께로 형성 하였다. 마지막으로 $200{\mu}m$ 지름을 가지는 Al 전극을 200 nm 두께로 형성하여 나노 부유 게이트 커패시터를 제작하였다. 제작된 소자는 Agilent E4980A precision LCR meter 및 HP 4156A precision semiconductor parameter analyzer 를 사용하여 전기용량-전압 및 전류-전압 특성분석을 하여 전하저장 특성 및 제작된 소자의 터널링 특성을 확인 하여 본 연구를 통하여 제작된 나노 부유 게이트 커패시터 구조가 메모리 소자응용이 가능함을 확인하였다.