• ETRI Journal
• /
• 제30권4호
• /
• pp.576-586
• /
• 2008

In most parallel loops of embedded applications, every iteration executes the exact same sequence of instructions while manipulating different data. This fact motivates a new compiler-hardware orchestrated execution framework in which all parallel threads share one fetch unit and one decode unit but have their own execution, memory, and write-back units. This resource sharing enables parallel threads to execute in lockstep with minimal hardware extension and compiler support. Our proposed architecture, called multithreaded lockstep execution processor (MLEP), is a compromise between the single-instruction multiple-data (SIMD) and symmetric multithreading/chip multiprocessor (SMT/CMP) solutions. The proposed approach is more favorable than a typical SIMD execution in terms of degree of parallelism, range of applicability, and code generation, and can save more power and chip area than the SMT/CMP approach without significant performance degradation. For the architecture verification, we extend a commercial 32-bit embedded core AE32000C and synthesize it on Xilinx FPGA. Compared to the original architecture, our approach is 13.5% faster with a 2-way MLEP and 33.7% faster with a 4-way MLEP in EEMBC benchmarks which are automatically parallelized by the Intel compiler.

• 센서학회지
• /
• 제32권4호
• /
• pp.246-251
• /
• 2023

Internet of Things (IoT) systems process signals from various sensors using signal processing algorithms suitable for the signal characteristics. To analyze complex signals, these systems usually use signal processing algorithms in the frequency domain, such as fast Fourier transform (FFT), filtering, and short-time Fourier transform (STFT). In this study, we propose a multi-mode sensor signal processor (SSP) accelerator with an FFT-based hardware design. The FFT processor in the proposed SSP is designed with a radix-2 single-path delay feedback (R2SDF) pipeline architecture for high-speed operation. Moreover, based on this FFT processor, the proposed SSP can perform filtering and STFT operation. The proposed SSP is implemented on a field-programmable gate array (FPGA). By sharing the FFT processor for each algorithm, the required hardware resources are significantly reduced. The proposed SSP is implemented and verified on Xilinxh's Zynq Ultrascale+ MPSoC ZCU104 with 53,591 look-up tables (LUTs), 71,451 flip-flops (FFs), and 44 digital signal processors (DSPs). The FFT, filtering, and STFT algorithm implementations on the proposed SSP achieve 185x average acceleration.

• International Journal of Contents
• /
• 제13권2호
• /
• pp.29-34
• /
• 2017

Cloud computing is becoming an effective and efficient way of computing resources and computing service integration. Through centralized management of resources and services, cloud computing delivers hosted services over the internet, such that access to shared hardware, software, applications, information, and all resources is elastically provided to the consumer on-demand. The main enabling technology for cloud computing is virtualization. Virtualization software creates a temporarily simulated or extended version of computing and network resources. The objectives of virtualization are as follows: first, to fully utilize the shared resources by applying partitioning and time-sharing; second, to centralize resource management; third, to enhance cloud data center agility and provide the required scalability and elasticity for on-demand capabilities; fourth, to improve testing and running software diagnostics on different operating platforms; and fifth, to improve the portability of applications and workload migration capabilities. One of the key features of cloud computing is elasticity. It enables users to create and remove virtual computing resources dynamically according to the changing demand, but it is not easy to make a decision regarding the right amount of resources. Indeed, proper provisioning of the resources to applications is an important issue in IaaS cloud computing. Most web applications encounter large and fluctuating task requests. In predictable situations, the resources can be provisioned in advance through capacity planning techniques. But in case of unplanned and spike requests, it would be desirable to automatically scale the resources, called auto-scaling, which adjusts the resources allocated to applications based on its need at any given time. This would free the user from the burden of deciding how many resources are necessary each time. In this work, we propose an analytical and efficient VM-level scaling scheme by modeling each VM in a data center as an M/M/1 processor sharing queue. Our proposed VM-level scaling scheme is validated via a numerical experiment.

• 정보과학회 논문지
• /
• 제42권11호
• /
• pp.1430-1440
• /
• 2015

배터리 기반 무선 센서 네트워크(Wireless Sensor Networks, WSN)는 고정된 자원으로 인해 제한된 수명을 갖지만, 태양 에너지 기반 WSN은 에너지가 주기적으로 계속 공급되어, 하드웨어적인 문제가 없는 한 영원히 동작할 수 있다. 한편, 모바일 싱크를 활용한 기법은 데이터 전송 경로를 단축하여 센서의 에너지 소모량을 감소시킬 수 있지만, 비효율적인 싱크의 이동은 에너지 낭비를 초래할 수 있다. 이에 따라 모바일 싱크와 클러스터링을 혼합한 기법들이 제안되고 있지만, 클러스터링은 에너지 불균형 문제로 인한 네트워크 수명 단축을 야기한다. 따라서 본 연구에서는 태양 에너지 기반 WSN에서 모바일 싱크를 효과적으로 지원하기 위한 CE-DSS를 제안한다. CE-DSS는 에너지를 효율적으로 활용해 각 노드의 정전시간을 최소화하면서, 각 클러스터의 데이터를 공유한다. 이로 인해 네트워크 신뢰도가 향상되고, 모바일 싱크의 이동 거리가 단축되어 싱크의 에너지 사용량이 감소된다.

• 대한정형외과학회지
• /
• 제56권6호
• /
• pp.540-545
• /
• 2021

슬개골 횡골절은 수술이 필요한 전위된 슬개골 골절의 가장 흔한 형태이다. 이러한 슬개골 횡골절은 골절선을 지나 평행하게 삽입된 Kirschner-강선이나 나사못에 장력대 강선을 추가적으로 고정한 기법이 흔히 사용된다. 그러나 고식적인 고정 방법의 경우 삽입된 강선이나 핀의 돌출에 의한 합병증이 흔히 발생한다. 이러한 합병증은 내고정물의 제거를 위한 추가적인 수술을 필요로 하고, 의료비 상승 및 슬관절의 기능 제한을 일으킬 수 있다. 이에 슬개골 횡골절에 대해 안정적인 고정력을 제공하고 수술 시 연부조직 손상을 최소화하여 골절부 혈류를 보존하고 수술 후 통증을 감소시키며, 내고정물에 의한 자극과 그에 따른 통증을 감소시켜 관절 운동 제한 발생 위험을 감소 시키는 최소 침습 부하 분산 경피적 슬개건 봉합술을 이용하여 치료한 사례들을 수술 술기와 함께 보고하고자 한다.

• 한국정보통신학회논문지
• /
• 제16권11호
• /
• pp.2517-2524
• /
• 2012

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
• /
• 제13권4호
• /
• pp.727-736
• /
• 2009

본 논문에서는 모바일 벡터 그래픽 가속기용 역코사인 연산 회로를 설계하였다. 모바일 그래픽스 응용은 기존 데스크 톱 컴퓨터에 비해 면적, 연산 시간, 전력 소모와 정밀도 측면에서 제약이 크다. 설계한 역코사인 함수 회로는 연산시간과 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 데이터 형식을 사용하며, 계수 테이블을 사용하는 2차 다항식 근사 기법을 채택하였으며, 하드웨어 공유 기법을 통해 면적을 감소시켰다. 역코사인 회로는 약 15,280개의 게이트로 구성되며, $0.35{\mu}m$ CMOS 공정 조건에서 약 125 Mhz의 동작 주파수를 가진다. 7개의 클록 사이클에 역코사인 함수를 구현하므로, 설계된 회로는 약 17.85 MOPS의 연산 성능을 갖고 있어서 OpenVG 프로세서에 적용이 가능하다. 또한 융통성 있는 구조 특성으로 설계된 회로는 ROM 내용의 교체와 속규모의 하드웨어 변경을 통해 지수함수, 삼각함수, 로그 함수와 같은 다른 초월함수에 적용이 가능하다.

• 스마트미디어저널
• /
• 제3권4호
• /
• pp.16-21
• /
• 2014

HEVC 차세대 비디오 압축 표준은 ITU-TSG16 WP와 ISO/IEC JTC1/SC29, WG 11 두 단체 공동으로 2013년 표준화가 완료되었으며 기존 H.264 하이프로파일과 비교하여 압축효율은 두배 정도이다. HEVC에서 화면내 예측 (intra prediction) 모드는 planar와 DC 모드를 포함한 35개의 방향성 모드가 있으나 모든 모드를 적용한 부호화기를 구현하기 위해서는 하드웨어 복잡도가 증가하며 각 코딩유닛(coding unit) 사이즈에 따라 정확한 모드예측을 위한 RDO (rate distortion optimization) 계산에 필요한 DCT 사이즈도 증가하였기 때문에 본 논문에서는 하드웨어 사이즈를 줄이기 위하여 양자화를 위한 DCT와 SSE 계산을 위한 RDO 블럭내 DCT를 공유하는 화면내 예측부호기를 제안한다. 성능은 HEVC 참조소프트웨어인 HM-13.0과 비교하여 BD-rate는 평균 20% 증가하며 부호화시간은 4배 이상 단축되어 300MHz에서 FHD ($1920{\times}1080p$) 영상의 초당 60 프레임 실시간 부호화가 가능하다.

• 전기전자학회논문지
• /
• 제23권2호
• /
• pp.388-394
• /
• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.

• 지능정보연구
• /
• 제22권4호
• /
• pp.123-138
• /
• 2016

전 세계적으로 기업의 중요한 전략적 수단으로 인수합병이 활발히 이루어지고 있고, 지능형 서비스 산업을 포함한 정보기술 산업에서의 인수합병 활동은 꾸준히 활발하게 진행되고 있다. 본 논문에서는 정보기술 산업 내에서 일어나는 인수합병 건에 대해 인수 기업 입장에서의 인수 의도에 초점을 두고 분석하였다. 특히, 두 하드웨어 기업 간, 하드웨어 기업 소프트웨어 기업 간, 두 소프트웨어 기업 간 인수합병 유형에 따라 인수 의도가 어떻게 다른지 비교하고자 하였고, 이를 위해 미국 정보기술 산업 내에서 1995년과 2010년 사이에 일어났던 1003개의 인수합병 건의 자료를 분석하였다. 인수 의도를 파악하는데 있어, 인수 기업의 입장에서 생산비용 절감 의도, 제품 개발 및 개선 의도, 고객층 확장 의도, 고객채널 확장 의도의 네 가지로 구분하여 측정하였다. 분석 결과 생산비용 절감 의도와 고객층 확장 의도는 하드웨어 기업이 피인수 기업일 때 더 많이 나타났고, 제품개발 의도는 하드웨어 기업이 인수 기업일 때 더 많이 나타났다. 그리고, 고객채널 확장 의도는 소프트웨어 기업이 피인수 기업일 때 더 많이 나타났다. 또한, 생산비용 절감 의도, 제품 개발 및 개선 의도를 제품생산 관련활동 의도로, 고객층 확장 의도와 고객채널 확장을 고객관련 활동 의도로 구분하여 비교하였을 때에는, 하드웨어 기업 간 인수합병에 비해, 두 소프트웨어 기업 간 인수합병에서 상대적으로 고객관련 활동 의도가 높은 비중을 나타내고 있음을 알 수 있었다. 활발하게 인수합병이 이루어지고 있는 세계적 추세와는 달리 국내 인수합병거래 규모는 선진국에 비해 매우 적은 수준이다. 본 연구는 인수합병이 보다 활발하게 이루어지고 있는 미국기술정보 산업에서의 인수 의도를 분석하여, 국내에서 인수합병 활동을 활성화하는 방안을 분석 및 개발하는데 기여하고자 한다.