• International Journal of Automotive Technology
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• 제8권2호
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• pp.203-209
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• 2007

As the vehicle electronic control technology quickly grows and becomes more sophisticated, a more efficient means than the traditional in-vehicle driving test is required for the design, testing, and tuning of electronic control units (ECU). For this purpose, the hardware-in-the-loop simulation (HILS) scheme is very promising, since significant portions of actual driving test procedures can be replaced by HIL simulation. The HILS incorporates hardware components in the numerical simulation environment, and this yields results with better credibility than pure numerical simulations can offer. In this study, a HILS system has been developed for ESP (Electronic Stability Program) ECUs. The system consists of the hardware component, which that includes the hydraulic brake mechanism and an ESP ECU, the software component, which virtually implements vehicle dynamics with visualization, and the interface component, which links these two parts together. The validity of HIL simulation is largely contingent upon the accuracy of the vehicle model. To account for this, the HILS system in this research used the commercial software CarSim to generate a detailed full vehicle model, and its parameters were set by using design data, SPMD (Suspension Parameter Measurement Device) data, and data from actual vehicle tests. Using the developed HILS system, performance of a commercial ESP ECU was evaluated for a virtual vehicle under various driving conditions. This HILS system, with its reliability, will be used in various applications that include durability testing, benchmarking and comparison of commercial ECUs, and detection of fault and malfunction of ESP ECUs.

• 한국정보통신학회논문지
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• 제23권12호
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• pp.1609-1617
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• 2019

ECC (Elliptic Curve Cryptography)와 RSA를 기반으로 하는 다양한 공개키 암호 프로토콜 구현을 지원하는 하드웨어 가속기 설계에 관해 기술한다. NIST 표준으로 정의된 소수체 상의 5가지 타원곡선과 3가지 키길이의 RSA를 지원하며 또한, 4가지 타원곡선 점 연산과 6가지 모듈러 연산을 지원하도록 설계되어 ECC와 RSA 기반 다양한 공개키 암호 프로토콜의 하드웨어 구현에 응용될 수 있다. 저면적 구현을 위해 내부 유한체 연산회로는 32 비트의 데이터 패스로 설계되었으며, 워드 기반 몽고메리 곱셈 알고리듬, 타원곡선 점 연산을 위해서는 자코비안 좌표계, 그리고 모듈러 곱의 역원 연산을 위해서는 페르마 소정리를 적용하였다. 설계된 하드웨어 가속기를 FPGA 디바이스에 구현하여 EC-DH 키교환 프로토콜과 RSA 암호·복호 둥작을 구현하여 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과, 50 MHz 클록 주파수에서 20,800 등가게이트와 28 kbit의 RAM으로 구현되었으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스와 2개의 BRAM으로 구현되었다.

• 한국정보전자통신기술학회논문지
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• 제9권4호
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• pp.414-418
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• 2016

본 논문은 저면적 gradient magnitude 연산을 위한 하드웨어 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 정사영 벡터의 특징 및 하드웨어 자원 공유기법을 이용했다. 제안된 하드웨어 구조는 gradient magnitude 연산 알고리즘의 변형 없이 구현되었기 때문에 gradient magnitude 데이터 품질의 열화 없이 구현될 수 있다. 제안된 저면적 gradient magnitude 연산 하드웨어는 Altera Quartus II v15.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 15%의 logic elements 및 38%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.503-506
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• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.

• 한국멀티미디어학회논문지
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• 제21권2호
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• pp.261-270
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• 2018

Hearing-impaired people are increasing rapidly due to the global aging trend. Early detection of hearing loss requires an easy-to-use audiometry device for the public. Existing audiometry systems were developed as PC-based, PDA-based, or smartphone apps. These devices were often dependent on specific software platforms and hardware platforms. In this paper, we tried to improve software platform compatibility by using cross platform, and tried to implement IoT-based pure tone audiometry device which does not require sound pressure level correction due to hardware differences. Pure tone audiometry is available in a variety of ways depending on the type of hearing loss and age. Using the IoT-based audiometry device implemented in this paper, it will be possible for an app developer who lacks hardware knowledge to easily develop an app with various scenarios for hearing screening. The results of this study will contribute to overcoming the software and hardware dependency in the development of IoT-based healthcare device.

• ETRI Journal
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• 제39권4호
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• pp.570-581
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• 2017

Multiplication in finite fields is used in many applications, especially in cryptography. It is a basic and the most computationally intensive operation from among all such operations. Several systolic multipliers are proposed in the literature that offer low hardware complexity or high speed. In this paper, a bit-parallel polynomial basis systolic multiplier for generic irreducible polynomials is proposed based on a modified interleaved multiplication method. The hardware complexity and delay of the proposed multiplier are estimated, and a comparison with the corresponding multipliers available in the literature is presented. Of the corresponding multipliers, the proposed multiplier achieves a reduction in the hardware complexity of up to 20% when compared to the best multiplier for m = 163. The synthesis results of application-specific integrated circuit and field-programmable gate array implementations of the proposed multiplier are also presented. From the synthesis results, it is inferred that the proposed multiplier achieves low power consumption and low area complexitywhen compared to the best of the corresponding multipliers.

• 대한의용생체공학회:의공학회지
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• 제7권1호
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• pp.59-66
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• 1986

개발된 초음파 섹터 B-스캐너 시제품에서 프론트 엔드 하드웨어는 초음파펄스의 송신 및 수신을 담당하는 부분으로서 변환자에 펄스를 인가하는 펄스발생기, 진폭이 미약한 애널로그 신호를 처리하는 수신회로 및 기계식 섹터 탐촉자를 구동하는 조향제어회로의 3부분으로 크게 나눌 수 있다. 본 논문에서는 위 3부분의 기능 및 설계에 관하여 기술한다. 완성된 프론트 엔드 하드웨어의 특징 가운데 중요한 몇가지만 살펴보면, 링다운 시간을 감소시키는 펄스발생기를 사용하여 축방향의 해상도를 증가시켰고 시가변이득 증폭기에 필요한 제어전압을 여러 형태로 만들 수 있으며 탐촉자내에 있는 감지기의 출력파형을 기준으로 본 초음파 진단장치의 모든 시스템에 공급될 레이트 펄스를 만들어 주는 것이라고 말할 수 있다.

• 전기전자학회논문지
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• 제24권1호
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• pp.243-247
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• 2020

자율주행 시장이 급성장함에 따라 자율주행에 대한 연구가 진행되고 있다. 자율주행 기능은 운전자의 안전을 위해 날씨에 상관없이 수행되어야 한다. 하지만 안개 낀 날씨에는 가시성이 떨어져 자율주행에 어려움을 겪기 때문에 안개 제거 알고리즘을 사용해야한다. 안개 제거 알고리즘을 통해 얻은 이미지는 영상의 품질저하를 발생 시킨다. 이러한 문제점을 개선하기 위해서 HSV 색 보정을 이용하여 선명도를 증가시킨다. 본 논문에서는 4K 영상에서도 대응할 수 있는 HSV를 이용한 색 보정 하드웨어를 제안한다. 이 하드웨어는 Verilog로 설계했으며 Modelsim을 통해 검증했다. 또한, Xilinx사의 xc7z045-2ffg900을 목표로 FPGA를 구현하였다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.283-290
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• 2006

셀룰러 신경망(Cellular Neural Network: CNN)은 간단한 처리요소인 셀들의 배열로 이루어져 있으며 각 셀들은 국부적인 연결특성과 공간불변 템플릿 특성을 갖는다. 따라서 CNN은 하드웨어로 구현하는데 매우 적합한 구조를 갖는다. 그러나 CNN 하드웨어 프로세서를 실제의 대형 영상의 화소와 1:1로 매핑하는 것은 불가능하다. 본 논문에서는 소규모의 CNN 셀 블록을 사용하여 대규모의 영상을 블록단위로 처리하는 실용적인 시다중화 영상처리 기법을 적용할 수 있는 파이프라인 입${\cdot}$출력을 갖는 $5{\times}5$ CNN 하드웨어 프로세서를 설계하였다. 그리고 윤곽선 검출과 그림자 검출 실험을 통하여 구현된 CNN 하드웨어 프로세서의 동작을 검증하였다.