• 한국통신학회논문지
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• 제30권5C호
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• pp.371-381
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• 2005

본 논문에서는 동영상의 실시간 부/복호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부/복호화기 구조를 제안한다. H.264/AVC의 무손실 압축 기법인 내용기반 가변길이 부호화(Context-based Adaptive Variable Length Coding)는 이전 표준의 기법과 다른 알고리즘을 채용하여 높은 부호화 효율과 복잡도를 가지고 있다. 이를 하드웨어 구조로 설계하기 위하여 메모리 재사용 기법을 적용하여 리소스를 최적화 하였으며, 지금까지 제시된 여러 엔트로피 부/복호화 구조 중 휴대용 기기에 적합한 성능 대비 리소스를 가지는 구조를 선택하고 이를 병렬 처리 구조로 설계하여 부호화 성능을 향상시켰다. 구현된 전체 모듈은 Altera사의 Excalibur 디바이스를 이용하여 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증하였다. 이를 ASIC으로 구현할 경우 부호화기는 150Mhz 동작주파수에서 CIF 크기의 동영상을 초당 300프레임 이상 처리하며 복호화기는 140Mhz 동작주파수에서 CIF 크기의 동영상을 초당 250 이상 처리할 수 있다. 본 결과는 하드웨어 기반의 H.264/AVC 실시간 부호화기와 복호화기를 설계하기에 적합한 하드웨어 구조임을 보여준다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.618-627
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• 2002

2차원 이산 웨이블릿 변환(2D-DWT)을 이용한 영상처리에서 영상의 경계부분 화소들을 처리하는 방법은 영상의 화질과 구현비용에 영향을 미친다. 본 논문에서는 하드웨어 및 소프트웨어 구현에 적합하고 화질의 손실이 거의 없는 효과적인 경계화소 처리방법을 제안하였다. 이 방법은 2차원 영상을 1차원 배열로 처리하는 방법으로, DWT 진행방향에 따라 영상을 직렬의 연속적인 데이터구조로 간주하고 DWT를 수행(Serial-Sequential Processing)한다. 제안한 방법의 성능 및 구현의 용이성을 보이기 위하여 영상을 압축하고 복원하는 영상압축 코덱을 구현하여 실험하였다. 여기에는 로그-스케일의 고정 양자화기를 사용하였으며, 엔트로피 코더는 구현하지 않았다. 실험결과 압축률 2:1 이상의 경우(엔트로피 코딩을 제외한 압축율) 주기적 확장(Periodic Expansion, PE)방법과는 거의 동일한 SNR(Signal to Noise Ration)을 보였으며, 대칭적 확장(Symmetric Expansion, SE)방법에 비해서는 15.3%, 0-화소 삽입(Zero-Padding Expansion, ZPE)방법에 비해서는 9.6% 높은 SNR을 보였다. 또한 주기적 확장방법은 본 논문의 방법에 비해 12.99%의 메모리가 더 필요하였으며, 영상의 압축동작만을 고려할 때 제안한 방법에 비해 SE 방법과

• 전자공학회논문지
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• 제50권6호
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• pp.114-121
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• 2013

BTC 영상 압축은 간단하고, 하드웨어 구현이 용이하여, LCD의 오버드라이브에 필요한 영상 압축 기법으로 널리 사용되어지고 있다. 본 논문에서는 압축 손실을 줄이기 위한 방법으로, MLQ-BTC (Multi-Level Quantization BTC) 알고리즘을 제안한다. MLQ-BTC 알고리즘은 입력 영상을 Quasi 8-level BTC 방법과 Advanced 2-level BTC 방법으로 압축 및 복원하여, 압축손실이 적은 알고리즘을 선택하는 과정이다. 시뮬레이션으로 기존의 BTC 알고리즘과 PSNR 및 압축비율의 비교를 통해서, 제안한 알고리즘의 효율성을 확인하였다.

• 한국산학기술학회논문지
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• 제5권6호
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• pp.515-520
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• 2004

코아(core) 기반의 SoC(System-on-Chip) 설계는 테스트에 관련된 많은 어려운 문제를 일으키고 있다. 그 중에서 방대한 분량의 테스트 데이터와 긴 테스트 패턴 인가시간은 SoC 테스트에서의 2가지 주요 문제로 떠오르고 있다. 많은 양의 테스트 데이터에 대한 저장공간과 인가시간을 줄이기 위한 방안으로서 테스트 벡터들의 반복되는 성질을 이용하여 최대한 효율적으로 압축하는 다양한 방법들이 제시되었다. 본 논문에서는 SoC 테스트를 위한 효율적인 테스트 데이터 압축 방법을 제안한다. 제안된 방법은 테스트 벡터 집합을 분할하고 최대한 반복되는 공통부분을 제거함으로써 테스트 데이터를 압축한다. 이 압축방법은 O(n2)의 시간복잡도를 가지며, 간단한 디코딩 하드웨어를 사용한다. 여기서 n은 테스트 벡터 수이다. 제안된 압축방법은 빠르고 쉬운 디코딩을 함께 사용하여 기존의 복잡한 소프트웨어 방식의 압축방법에 견줄만한 수준의 효율성을 보여준다.

• 전자공학회논문지B
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• 제33B권4호
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• pp.63-71
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• 1996

In this paper, a variable length block code for real time compression and decompression of hanguel and chinese character bit map font is proposed. The proposed code shows a good compression ratio in complete form of hangeul myoungjo and godik style and chinese batang and doddum style bit map font. Besides, a compression and decompression ASIC is designed and simulated on CAD. The 0.8 micron CMOS sea of gate is used to implement the ASIC in amount of 5,200 gates, and it runs at simple hardware and compress and decompress at 33M bit/sec at maximum, which is ideal for real time applications.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2315-2318
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• 2003

The Wavelet Transform has been applied in mathematics and computer sciences. Numerous studies have proven its advantages in image processing and data compression, and have made it a basic encoding technique in data compression standards like JPEG2000 and MPEG-4. Software implementations of the Discrete Wavelet Transform (DWT) appears to be the performance bottleneck in real-time systems in terms of performance. And hardware implementations are not flexible. Therefore, FPGA implementations of the DWT has been a topic of recent research. The goal of this thesis is to investigate of FPGA implementations of the DWT Processor for image compression applications. The DWT processor design is based on the Lifting Based Wavelet Transform Scheme, which is a fast implementation of the DWT The design uses various techniques. The DWT Processor was simulated and implemented in a FLEX FPGA platform of Altera

• 한국멀티미디어학회논문지
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• 제19권2호
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• pp.360-374
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• 2016

Since WSNs (Wireless Sensor Networks) applied to their application areas such as smart home, smart factory, environment monitoring, etc., depend on sensor data, the sensor data is the most important among WSN components. The resources of each node consisting of WSN are extremely limited in energy, hardware and so on. Due to these limitation, communication failure probabilities become much higher and the communication failure causes data loss to occur. For this reason, this paper proposes 2MC (Maximum/Minimum Compression) that is a method to compress sensor data by selecting circular queue-based maximum/minimum sensor data values. Our proposed method reduces sensor data losses and value errors when they are recovered. Experimental results of 2MC method show the maximum/minimum 35% reduction efficiency in average sensor data accumulation error rate after the 3 times compression, comparing with CQP (Circular Queue Compression based on Period) after the compressed data recovering.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권8호
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• pp.616-622
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• 2009

동적 커패시턴스 제어(DCC) 기술로 인하여 액정 디스플레이 장치의 약점 중 하나였던 응답 시간 성능이 크게 개선되었다. 하지만 DCC는 계산 과정에서 이전 프레임 영상의 실시간 저장 및 출력을 반복해야 하며, 이 과정에 활용되는 고속 메모리는 HD 고해상도 디스플레이 제작에 있어 높은 하드웨어적 부담 및 비용 상승의 원인이 된다. 본 연구에서는 복잡도가 낮은 고속 영상 압축 기법인 변형 지수-골룸 (MEG) 코딩을 제안하며, 이를 통해 DCC 기술에 요구되는 메모리의 양을 크게 줄일 수 있다. 또한 본 연구에서는 화소별 DCC 스위칭 기법을 제안하여 압축 오차가 최종 액정 디스플레이 영상의 시각 품질에 악영향을 미치지 않도록 하였다. 제안된 방식을 이용해 DCC 처리용 메모리의 크기를 1/3로 줄여도 최종 영상의 시각 품질 손상이 거의 없음을 실험을 통해 확인할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제25권4호
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• pp.1-9
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• 2020

본 논문에서는 데이터 압축을 통해 메모리 시스템의 에너지 효율 및 성능을 향상시키는 동적랭크 서브세팅 기법 (Dynamic Rank Subsetting, DRAS)을 제안한다. DRAS 기법은 하나의 메모리 랭크 (Rank)를 두 개의 서브랭크 (Sub-rank)로 동작되도록 하여, 데이터가 절반 크기로 압축될 경우 압축된 데이터를 하나의 서브랭크에만 저장한다. 이를 통해 DRAS 기법은 압축된 데이터에 대한 읽기 및 쓰기 동작의 메모리 대역폭을 두 배로 높일 수 있고, 동적 전력 소모도 절반으로 감소시킬 수 있다. 만약 데이터가 절반 크기로 압축되지 않는다면 기존 메모리 시스템에서와 같이 데이터를 두 서브랭크에 저장한다. 따라서 DRAS 기법은 데이터가 압축되지 않는 경우에 대해서는 기존 메모리 시스템 수준의 메모리 대역폭과 전력 효율성을 보장한다. 메모리 시뮬레이터를 사용한 실험 평가를 통해 DRAS 기법이 컴퓨터 시스템 성능을 평균 12% 향상시키고 메모리 시스템의 전력소모를 평균 24% 감소시킬 수 있음을 보인다.

• 전기전자학회논문지
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• 제6권1호
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• pp.80-86
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• 2002

본 논문에서는 2차원 분할을 이용한 병렬 처리가 가능한 리프팅 스킴(lifting scheme) DWT(Discrete Wavelet Transform)를 구현하는 하드웨어 구조를 제안한다. 기존의 DWT 하드웨어 구조는 웨이블릿(Wavelet) 변환이 갖는 특성 때문에 병렬 처리 구조를 구현하는 데 있어서 메모리와 하드웨어 자원이 많이 필요하였다. 제안된 구조는 기존의 구조와 달리 데이터 흐름을 분석하여, 분할 과정을 2차원으로 수행하는 방법을 제안하였다. 이러한 2차원 분할 방법을 파이프라인 구조를 사용하여 병렬 처리의 효율을 증가 시켜 50% 정도의 출력 지연의 감소된 결과를 얻을 수 있었다. 또한 데이터 흐름의 분석과 출력 지연의 감소는 내부 메모리의 사용을 감소 시했으며, 리프팅 스킴의 특성을 이용하여 외부 메모리의 사용을 감소시키는 결과를 얻을 수 있다.