• 인터넷정보학회논문지
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• 제18권3호
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• pp.29-36
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• 2017

오늘날 3D 다이내믹 시뮬레이션은 많은 산업들과 밀접한 관계를 가지고 있다. 과거에는 자동차 충돌, 건축물 분야에서 주로 사용되었으나 최근에는 영화나 게임 분야에도 물리 시뮬레이션이 중요한 역할을 하고 있다. 일반적으로 3D 물체를 사실적으로 표현하기 위해서는 많은 수학적 연산이 필요하기 때문에 기존의 CPU 기반의 응용 프로그램들은 이러한 많은 연산량을 실시간으로 처리하는데 무리가 있다. 최근 그래픽 하드웨어의 발전과 아키텍쳐의 개선으로 GPU는 기존의 렌더링 연산뿐만 아니라 범용 목적의 연산 기능을 제공하고 있고 이러한 GPU를 활용하는 연구가 활발히 진행되고 있다. 본 논문에서는 GPU를 이용한 천 시뮬레이션 수행시 수행 성능을 최적화하기 위하여, GPU 셰이더의 실행 환경 변화에 따른 천 시뮬레이션 알고리즘의 수행 성능의 변화를 분석하였다. GPU를 이용한 천 시뮬레이션은 GLSL 4.3의 Compute shader를 사용하여 스프링 중심 알고리즘과 노드 중심 알고리즘을 PC기반으로 구현하였고, GLSL Compute shader의 다양한 워크 그룹 (Work Group) 크기와 차원 분배에 따른 연산 속도의 변화를 비교 분석하였다. 실험은 5,000 프레임까지 10회 반복 수행하여 FPS(Frame Per Second)의 평균을 구하여 진행하였다. 실행결과, 노드 중심의 알고리즘이 오히려 스프링 중심의 알고리즘 보다 빠른 수행속도를 보여 주었다.

• 한국멀티미디어학회논문지
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• 제2권3호
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• pp.277-288
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• 1999

개인화된 학습내용과 진도로 멀티미디어를 이용한 교재를 통해 학습 효과를 크게 제고할 수 있는 중등학교 멀티미디어 교실과 대학의 멀티미디어 센터를 위한 분산 스트림 서버 시스템을 구현하였다. 기존의 멀티미디어 정보 재생 시스템은 멀티미디어 교실에 적용하기에 적절하지 못한 제약점을 가지고 있다. 과다한 스트림당 비용이 요구되거나 그렇지 않으면 학습에 활용하기에는 저급한 재생 품질, 원활하지 못하는 시스템 및 서비스 확장성, 개별적 고유 클라이언트 환경에 의한 사용 이절감, 교사 조작 능력과 표현 의도가 전혀 고려되지 않은 일반적 저작 도구로 인한 교재 저작 어려움 그리고 구성 시스템간의 유기적 연동 부재로 인한 관리 어려움 등의 문제점을 극복한 시스댐을 구현하였다. 폐쇄되어 있는 교실에서뿐만 아니라 인터넷을 통한 광범 위한 원격 교육에 확장할 수 있도록 웹 기반 분산 시스댐으로 구성하였다. 전체 시스템의 구성 요소는 멀티미 디어 정보 저장 및 재생을 담당하는 스트림 서버 클라이언트 시스템, 분산되어 있는 서버의 통합 역할을 하는 서비스 게이트웨이, 그리고 클립 및 교재 저작을 위한 저작관리 시스템 등이다. 본 논문에서는 그 가운데 멀티미디어 정보를 저장, 전송하는스트립 서버의 설계 및 구현에 대해 설명한다. 윈도우NT서버에서 실행되는 한 대의 스트림 서버 시스템으로 한 학급의 클라이언트(50-60대)에서 MPEG~ 1 스트렴을 동시에 재생할 수 있는 성능을 아무런 시스템 변경 없이 응용 수준의 소프트웨어 엔진만으로 실현하였다. 그리고 타 구성 요소 시스템간의 유기적 연동을 통한 시스템의 확장성과 서비스의 유연성을 확보할 수 있었다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• 대한전자공학회논문지TC
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• 제42권2호
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• pp.61-74
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• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 한국통신학회논문지
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• 제34권12B호
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• pp.1380-1386
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• 2009

본 논문에서는 홈 네트워크에서 멀티미디어와 타이밍 트래픽을 처리하기 위해 디자인 된 CQS(Calendar Queue Scheduler)를 제안한다. VoIP, VOD, IPTV, 최선형(Beat-efforts) 트래픽 등 가택으로 유입되는 다양한 속성을 지닌 트래픽의 증가로 가택 내 QoS(Quality of Service) 관리의 필요성이 논의되고 있다. 이러한 제한된 환경에서 성공적으로 QoS를 보장하기 위해서는 각 애플리케이션이나 서비스 단위로 그룹을 형성하여 관리하는 것이 효과적이다. 본 연구에서는 단대단(end-to-end) QoS 측면에서 수신측 말단에 해당하는 홈 게이트웨이를 목표로 제한된 자원내에서 멀티미디어 및 타이밍 트래픽 처리와 큐 사이즈를 최적화시킨 CQS아키텍처를 하드웨어로 제안하였다. 또한, 각각의 모듈과 각각의 메모리에 대한 면적을 시뮬레이션하였다. Synopsys Design Compiler를 사용하여 Magnachip 0.18 CMOS 라이브러리로 합성하였을 때 각 모듈의 면적은 NAND($2{\times}1$) 게이트(11.09)를 기준으로 하였다. Memory의 비중이 전체 CQS에서 85.38%를 나타내고 있음을 알 수 있었다. 각 메모리 사이즈의 크기를 CACTI 5.3(단위는 mm^2)을 통하여 추출하였다. 메모리의 entry가 증가함에 따라 메모리 area의 증가 폭은 점점 더 증가하므로, 1 year 에 해당하는 day size의 결정이 전체 CQS 면적에 절대적인 영향을 미치게 된다. 본 논문에서 CQS를 하드웨어로 설계할 때 각 모듈의 설계 방법론과 각 모듈의 동작에 대하여 논하였다.

• 대한전자공학회논문지TC
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• 제47권7호
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• pp.109-117
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• 2010

미래인터넷 연구를 위해 대규모의 테스트 베드를 구축하는 일은 새로운 프로토콜을 테스트하고 clean-slate 기법을 적용한 새로운 네트워크 아키텍쳐를 테스트하기 위해 꼭 필요하다. 우리나라의 경우 현재 'FIRST'(Future Internet Research for Sustainable Testbed)라는 프로젝트 이름으로 미래인터넷 테스트 베드를 구축하는 연구가 금년 3월부터 추진되어 ETRI와 5개의 대학들이 공동으로 연구를 진행하고 있다. 이 중 5개 대학교를 중심으로 진행되는 FIRST@PC의 경우 NetFPGA의 하드웨어 가속 기능을 이용하여 오픈플로우 스위치기반의 미래인터넷 테스트베드를 KOREN과 KRONET에 구현하는 것을 목표로 연구가 진행 중이다. 본 논문에서는 FIRST@PC 프로젝트에 대한 간략한 소개와 지역별로 구축된 오픈플로우 스위치 테스트베드 간 연동을 위해 구현된 소프트웨어 기반의 MAC in IP 갭슐레이터를 설명하고 이를 이용한 연구실 내의 로컬 테스트와 충남대와 광주과학기술원 간 연동 테스트한 결과를 제시한다. 실험 결과 소프트웨어 기반의 캡슐레이터를 사용하면 현재 많은 어플리케이션이 요구하는 대역폭에 대해서는 지원 가능할 것으로 예상된다.

• 전자공학회논문지S
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• 제35S권6호
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• pp.25-35
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• 1998

교환기 제어계의 구조는 전기통신 서비스에서 필요로 하는 다양한 호처리 기능을 제공하기 위하여 많은 구조적인 변화가 진행되어 왔따. 특히 분산 교환제어 환경하에서의 호처리 수행에 있어 프로세서들간의 통신에 의한 지연은 시스템의 성능에 영향을 미치는 중요한 요소중의 하나이다. 본 논문에서는 분산 제어 구조를 갖는 ATM 교환기에서 호처리 수행에 필수적으로 요구되는 프로세서간 메시지 통신이 ATM 스위치를 통해서 이루어지는 경우, 각 프로세서내의 한 기능으로 구현되는 IPC(Inter Processor Communication) 정합부에 대한 성능 분석 모델을 제안하고, 시뮬레이션을 통해서 프로세서의 성능에 미치는 병목 요인에 대해서 검토하였다. 결과적으로, 프로세서간 통신 메시지의 입력율 변화에 따라 이를 처리하는 각 성분(자원)의 이용율과, 메시지 입력율의 변화에 따른 각 성분에서의 큐길이 및 처리 지연시간과의 관계로부터 IPC에 관련되는 주요 성분중 로컬 CPU가 프로세서 시스템의 최대 성능을 제한하는 주 요인이 됨을 정량적으로 확인하였다. 또한 로컬 CPU의 성능 변화에 따른 IPC 메시지 처리 지연효과와, 평균 메시지 길이의 가변에 따른 로컬 CPU의 처리 능력을 정량적으로 제시하였으며, 이 결과는 향후 프로세서의 성능 개선이나 시스템 확장을 위한 기초 자료로 활용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.51-60
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• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 전자공학회논문지
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• 제52권9호
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• pp.54-62
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• 2015

낸드 플래시 기반의 SSD (Solid-State Drive)는 HDD (Hard Disk Drive) 대비 월등한 성능에도 불구하고 쓰기 회수 제한이라는 태생적 단점을 가지고 있다. 이로 인해 SSD의 수명은 워크로드에 의해 결정되어 SSD의 기술 변화 추세인 SLC (Single Level Cell) 에서 MLC (Multi Level Cell) 로의 전환, MLC에서 TLC (Triple Level Cell) 로의 전환에 있어 큰 도전이 될 수 있다. 기존 연구들은 주로 wear-leveling 또는 하드웨어 아키텍처 측면에서 SSD의 수명 개선을 다루었으나, 본 논문에서는 호스트가 요청한 쓰기에 대해 SSD가 낸드플래시 메모리를 통해 처리하는 수명관점의 효율성을 대변하는 WAF (Write Amplification Factor) 관점에서 Host I/O 스택 중 파일 시스템, I/O 스케줄러, 링크 전력에 대해 JEDEC 엔터프라이즈 워크로드를 이용해 I/O 스택 최적 구성에 대해 실험적 분석을 수행하였다. WAF는 SSD의 FTL의 효율성을 측정하는 지표로 수명관점에서 가장 객관적으로 사용한다. I/O 스택에 대한 수명 관점의 최적 구성은 MinPower-Dead-XFS로 최대 성능 조합인 MaxPower-Cfq-Ext4에 비해 성능은 13% 감소하였지만 수명은 2.6 배 연장됨을 확인하였다. 이는 I/O 스택의 최적화 구성에 있어, SSD 성능 관점뿐만 아니라 수명 관점의 고려에 대한 유의미를 입증한다.