• 제목/요약/키워드: Hardware AES

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실시간 처리 응용에 적합한 고속 스트림 암호 AA128 구현 (Implementation of fast stream cipher AA128 suitable for real time processing applications)

  • 김길호;조경연;이경현;신상욱
    • 한국정보통신학회논문지
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    • 제16권10호
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    • pp.2207-2216
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    • 2012
  • 최근 휴대폰과 같은 무선 인터넷 환경과 자원의 제약을 크게 받는 무선 센서 네트워크(wireless sensor network) 등에 대한 연구가 활발히 진행되고 있다. 또한 신뢰성과 안전성이 보장된 센서 네트워크 구축을 위해 전반적으로 보안에 관한 연구가 반드시 필요하다. 센서 네트워크 보안을 위한 한 가지 방안으로 암호학적으로 안전한 알고리즘 개발이 필요하며, 따라서 본 논문에서는 휴대폰과 같은 무선 인터넷 환경, 무선 센서 네트워크, DRM(Digital Right Management) 등과 같은 실시간처리가 필요한 분야에 사용할 목적으로 소프트웨어 및 하드웨어 구현이 쉬운 128비트 스트림 암호 AA128을 제안한다. AA128은 278비트 Arithmetic Shift Register(ASR)과 비선형 변환의 두 부분으로 구성된 스트림 암호이며, 비선형 변환은 혼잡함수(Confusion Function), 비선형변환(SF0 ~ SF3)과 표백(Whitening)을 사용하여 구성된다. 제안한 AA128은 AES와 Salsa20보다 수행 속도가 빠르고, 안전성 또한 현대 암호 알고리즘에서 요구하는 조건을 만족하고 있다. 하드웨어 시뮬레이션 결과를 통해 제안한 알고리즘이 실시간 처리가 필요한 어플리케이션의 속도 요구사항을 만족시키는 성능을 가지고 있음을 보였다.

10Giga 급 보안 프로세서를 이용한 VPN 가속보드 구현 (Implementation of VPN Accelerator Board Used 10 Giga Security Processor)

  • 김기현;유장희;정교일
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2005년도 추계종합학술대회
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    • pp.233-236
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    • 2005
  • Our country compares with advanced nations by supply of super high speed network and information communication infra construction has gone well very. Many people by extension of on-line transaction and various internet services can exchange, or get information easily in this environment. But, virus or poisonous information used to Cyber terror such as hacking was included within such a lot of information and such poisonous information are threatening national security as well as individual's private life. There were always security and speed among a lot of items to consider networks equipment from these circumstance to now when develop and install in trade-off relation. In this paper, we present a high speed VPN Acceleration Board(VPN-AB) that balances both speed and security requirements of high speed network environment. Our VPN-AB supports two VPN protocols, IPsec and SSL. The protocols have a many cryptographic algorithms, DES, 3DES, AES, MD5, and SHA-1, etc.. The acceleration board process data packets into the system with In-line mode. So it is possible that VPN-AB processes inbound and outbound packets by 10Gbps. We use Nitrox-II CN2560 security processor VPN-AB is designed using that supports many hardware security modules and two SPI-4.2 interfaces to design VPN-AB.

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Design and Implementation of a Sequential Polynomial Basis Multiplier over GF(2m)

  • Mathe, Sudha Ellison;Boppana, Lakshmi
    • KSII Transactions on Internet and Information Systems (TIIS)
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    • 제11권5호
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    • pp.2680-2700
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    • 2017
  • Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

Full HD 비디오를 위한 고성능, 저비용 히스토그램 평활화 방법 (A High-Performance and Low-Cost Histogram Equalization Scheme for Full HD Image)

  • 최정환;박종식;이성수
    • 한국정보통신학회논문지
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    • 제15권5호
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    • pp.1147-1154
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    • 2011
  • Image Signal Processor(ISP)의 한 블록인 Auto Exposure(AE)는 입력 영상의 밝기가 전체적으로 어둡거나 밝으면 적정 밝기로 조절하여 적당한 평균 밝기를 유지하는 기능을 한다. 하지만 AE는 영상의 전체 평균 밝기만 조절하기 때문에 영상의 명암대비 향상까지 기대하기는 어렵다. 특히 물체 인식이 필요한 분야에서는 ISP의 AE 만으론 명암대비가 낮은 영상에서는 물체 인식이 어려워져 명암대비 향상 기술이 필요하다. 이러한 문제를 해결하기 위해 본 논문에서는 ISP의 AE를 대체할 방법으로 Histogram Equalization(HE)를 제안한다. 또한 기존의 HE 문제점을 간단한 연산만으로 보완하고 하드웨어 구현에도 적합한 방법을 제안한다.

Development of field programmable gate array-based encryption module to mitigate man-in-the-middle attack for nuclear power plant data communication network

  • Elakrat, Mohamed Abdallah;Jung, Jae Cheon
    • Nuclear Engineering and Technology
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    • 제50권5호
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    • pp.780-787
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    • 2018
  • This article presents a security module based on a field programmable gate array (FPGA) to mitigate man-in-the-middle cyber attacks. Nowadays, the FPGA is considered to be the state of the art in nuclear power plants I&C systems due to its flexibility, reconfigurability, and maintainability of the FPGA technology; it also provides acceptable solutions for embedded computing applications that require cybersecurity. The proposed FPGA-based security module is developed to mitigate information-gathering attacks, which can be made by gaining physical access to the network, e.g., a man-in-the-middle attack, using a cryptographic process to ensure data confidentiality and integrity and prevent injecting malware or malicious data into the critical digital assets of a nuclear power plant data communication system. A model-based system engineering approach is applied. System requirements analysis and enhanced function flow block diagrams are created and simulated using CORE9 to compare the performance of the current and developed systems. Hardware description language code for encryption and serial communication is developed using Vivado Design Suite 2017.2 as a programming tool to run the system synthesis and implementation for performance simulation and design verification. Simple windows are developed using Java for physical testing and communication between a personal computer and the FPGA.

안전한 센서 네트워크를 위한 스트림 암호의 성능 비교 분석 (Performance Analysis and Comparison of Stream Ciphers for Secure Sensor Networks)

  • 윤민;나형준;이문규;박근수
    • 정보보호학회논문지
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    • 제18권5호
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    • pp.3-16
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    • 2008
  • 무선 센서 네트워크는 센서 노드 또는 모트(mote)라 불리는 소형 장치들로 이루어진 무선 네트워크이다. 최근 센서 네트워크에 대한 연구가 활발한 가운데 센서 네트워크에서의 보안에 관한 연구 또한 활발히 진행되고 있다. 센서 노드 및 센서 네트워크 상의 정보를 안전하게 저장, 전송하기 위해서는 암호 알고리즘의 구현이 필요하며, 이 암호 알고리즘들은 센서 노드의 한정된 자원을 효과적으로 활용할 수 있도록 효율적인 구현이 필수적이다. 센서 노드 상에서 이용될 수 있는 암호로는 TinyECC 등의 공개키 암호와 AES와 같은 표준 블록 암호가 있으나, 스트림 암호는 최근에서야 eSTREAM 프로젝트에서 표준화가 완료되어 아직 센서 노드상에서 사용 가능성이 명확하지 않은 실정이다. 이에 본 논문에서는 eSTREAM의 2단계와 3단계에 채택되었던 10개 소프트웨어 기반 암호들 중 9개의 암호들을 MicaZ 모트 상에 구현하여 성능을 비교하고, 특히 최종적으로 eSTREAM에 채택된 SOSEMANUK, Salsa20, Rabbit을 포함한 6개 암호에 대해서는 MicaZ에 적합하도록 최적화하였다. 또한 참조 구현으로써 하드웨어용 스트림 암호 및 AES-CFB에 대한 실험 결과도 제시한다. 본 논문의 실험에 따르면, 대부분의 스트림 암호가 약 31Kbps - 406Kbps의 암호화 성능을 보임으로써 센서 노드에서 사용하기에 큰 무리가 없음을 확인할 수 있었다. 특히 최종적으로 채택된 SOSEMANUK, Salsa20, Rabbit의 경우 센서 노드에 적합한 128바이트 크기의 작은 패킷의 암호화에서 각각 406Kbps, 176Kbps, 121Kbps의 속도를 보여주고, 70KB, 14KB, 22KB의 ROM및 2811B, 799B, 755B의 RAM을 사용함으로써, 106Kbps의 속도를 보여준 소프트웨어 기반 AES에 비해 우수한 성능을 보임을 알 수 있었다.

센서네트워크에 적용가능한 HIGHT 알고리즘의 최적화 구현 기법 (Optimized implementation of HIGHT algorithm for sensor network)

  • 서화정;김호원
    • 한국정보통신학회논문지
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    • 제15권7호
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    • pp.1510-1516
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    • 2011
  • 유비쿼터스 세상의 도래와 함께 언제 어디서나 네트워크 망에 접속하여 자신에게 필요한 서비스를 이용하는 것이 가능해 졌다. 이는 지역의 센싱 정보와 데이터를 제공하는 센서 네트워크의 발달로 인해 가속화되어 가고 있다. 현재 센서 네트워크는 환경 모니터링, 헬스케어 그리고 홈자동화와 같은 우리 삶의 편의에 큰 기여를 하고 있다. 하지만 기존의 네트워크와는 달리 한정적인 자원을 가진 센서를 통한 무선통신을 수행함으로써 공격자에게 쉽게 노출되는 단점을 가진다. 따라서 센서 네트워크 상에서의 안전한 보안통신을 위해 통신간에 유통되는 메시지는 대칭키로 암호화되어 전송된다. 지금까지 많은 대칭키 암호화알고리즘이 연구되어 왔으며 그 중에서도 HIGHT 알고리즘은 하드웨어와 소프트웨어 구현에서 기존의 AES보다 속도측면에서 효율적이다. 따라서 RFID 태그와 센서 노드 그리고 스마트 카드와 같은 자원 한정적인 장비에 적합하다. 본 논문에서는 초경량 대칭키 암호화 알고리즘인 HIGHT 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

실시간 처리를 위한 멀티채널 오디오 코덱의 구현 (The Implementation of Multi-Channel Audio Codec for Real-Time operation)

  • 홍진우
    • The Journal of the Acoustical Society of Korea
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    • 제14권2E호
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    • pp.91-97
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    • 1995
  • 본 논문은 저비트율을 갖는 고품질의 HDTV용 멀티채녈 오디오 코덱을 구현에 대해 기술한다. 이 코덱은 저주파수 효과 채널을 포함한 최대 3/2 스테레오 채널 구성, 최대 채널 구성보다 낮은 채널 구성과의 호환성, 기존 2채널 스테레오 시스템과의 호환성(MPEG-1 오디오), 그리고 다중 대화 채널 등을 제공하는 특징을 갖는다. 구현한 멀티채널 오디오 코덱의 인코더는 3개의 DSP(TI의 TMS320C40)로 구성되었고, 최대 48KHz 샘플링율과 16비트의 부호화를 갖는 5.1 채널의 아날로그 및 AES/EBU, IEC 958등의 포맷을 갖는 스테레오 2채널의 디지털 오디오를 이력으로 받아 지각 심리음향 모델을 사용하여 압축한후 384Kbps의 빛 스트림으로 전송하는 특징을 가지며, 디코더는 2개의 DSP로 구성되어 있고, 384Kbps로 입력되는 비트 스트림을 받아 최대 5.1 채널의 아날로그 및 2개의 2채널 스테레오의 디지털 오디오 신호로 출력시키는 특징을 갖는다. DSP를 이용한 다중처리는 DMA를 통한 통신포트를 이용한 DSP들간의 고속 데이터 전송에 의해 이루어진다. 끝으로, 멀티 채널 오디오 코덱의 구현을 통하여 나타난 실시간 처리는 위해 고려해야할 기술적 사항을 제안한다.

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