• IEIE Transactions on Smart Processing and Computing
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• 제6권2호
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• pp.133-139
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• 2017

Vehicles have increasingly evolved and become intelligent with convergence of information and communications technologies (ICT). Vehicle communications (VC) has become one of the major necessities for intelligent vehicles. However, VC suffers from serious security problems that hinder its commercialization. Hence, the IEEE 1609 Wireless Access Vehicular Environment (WAVE) protocol defines a security service for VC. This service includes Advanced Encryption Standard-Counter with CBC-MAC (AES-CCM) for data encryption in VC. A high-speed AES-CCM crypto module is necessary, because VC requires a fast communication rate between vehicles. In this study, we propose and implement an efficient AES-CCM hardware architecture for high-speed VC. First, we propose a 32-bit substitution table (S_Box) to reduce the AES module latency. Second, we employ key box register files to save key expansion results. Third, we save the input and processed data to internal register files for secure encryption and to secure data from external attacks. Finally, we design a parallel architecture for both cipher block chaining message authentication code (CBC-MAC) and the counter module in AES-CCM to improve performance. For implementation of the field programmable gate array (FPGA) hardware, we use a Xilinx Virtex-5 FPGA chip. The entire operation of the AES-CCM module is validated by timing simulations in Xilinx ISE at a speed of 166.2 MHz.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.

• ETRI Journal
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• 제32권3호
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• pp.370-379
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• 2010

In this paper, we propose efficient masking methods for ARIA and AES. In general, a masked S-box (MS) block can be constructed in different ways depending on the implementation platform, such as hardware and software. However, the other components of ARIA and AES have less impact on the implementation cost. We first propose an efficient masking structure by minimizing the number of mask corrections under the assumption that we have an MS block. Second, to make a secure and efficient MS block for ARIA and AES, we propose novel methods to solve the table size problem for the MS block in a software implementation and to reduce the cost of a masked inversion which is the main part of the MS block in the hardware implementation.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.196-198
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• 2003

본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1332-1340
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• 2007

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1741-1748
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• 2005

본 논문에서는 암호 기능과 함께 데이터 인증 기능을 지원하는 OCB(offsetest codebook)-AES(advanced encryption) 암호 알고리즘을 VLSI로 설계하고 성능을 분석하였다. OCB-AES 암호 알고리즘은 기존 암호 시스템에서 암호 알고리즘과 인증에 구별된 알고리즘과 하드웨어를 사용함에 따른 많은 연산 시간과 하드웨어 문제를 해결하였다. 면적 효율적인 모듈화된 오프셋 생성기와 태그 생성 회로를 내장한 OCB-AES 프로세서는 IDEC 삼성 0.35um CMOS 공정으로 설계되었으며 약 55,700 게이트로 구성되며, 80MHz의 동작주파수로 930 Mbps의 암${\cdot}$복호율을 갖는다. 그리고 무결성과 인증에 사용되는 128 비트 태그를 생성하는데 소요되는 클록사이클 수는 (m+2)${\times}$(Nr+1)이다. 여기서 m은 메시지의 블록 수이며, Nr은 AES 암호 알고리즘의 라운드 수이다. 설계된 프로세서는 높은 암${\times}$복효율과 면적 효율성으로 IEEE 802.11i 무선 랜과 모바일용 SoC(System on chip)에 암호 처리를 위한 소프트 IP(Intellectual Property)로 적용 가능하다.

• 한국정보통신학회논문지
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• 제17권12호
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• pp.2899-2905
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• 2013

차량에서의 무선통신의 발달과 함께 WAVE(Wireless access in vehicular environments) 상에서도 보안에 대한 위험성이 증가하였다. 이를 위해 IEEE 1609.2로 스누핑, 도청과 같은 공격으로부터 메시지를 보호하기 위한 보안 서비스를 규정하였다. 이를 보안 라이브러리를 하드웨어 형태로 구현 가능하며 본 논문에서는 이에 적합한 AES-CCM 구조를 설계하였다. 동일 FPGA에서 비교 논문의 구조와 비교하여 27 % 적은 slice를 사용하였으며 기존 라이브러리모듈에서 레지스터를 공유하였을 경우를 고려하면 약 45 % 적은 slice를 사용한다. 또한 xc5vlx110t-2ff1136 상에서 1355 Gbits/s의 처리량을 보인다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• 전기학회논문지P
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• 제60권4호
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• pp.262-266
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• 2011

In high data-rate communication systems, encryption/decryption must be processed in high speed. In this paper, we implement CCM security mode which is the basis of security. Specifically, we combine CCM with AES block encryption algorithm in hardware. With the combination, we can carry out encryption/decryption as well as data transmission/reception simultaneously without reducing data-rate, and we keep low-power consumption with high speed by optimizing CCM block.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.71-80
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• 2007

본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.