• 방송공학회논문지
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• 제17권6호
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• pp.1091-1105
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• 2012

본 논문에서는 현재 표준화가 진행 중인 HEVC (high efficiency video coding) 부호화기의 고속화, 최적화, 병렬화 연구에 앞서 통계적 특성 및 복잡도 분석을 수행하였다. HEVC는 H.264/AVC에 비해 약 2배의 압축 성능을 나타내지만 부호화기 복잡도는 크게 증가하여 이는 앞으로 해결해야할 문제로 남아있다. HEVC의 높은 부호화기 복잡도를 해결하기 위한 고속화, 최적화, 병렬화 연구에 앞서, 본 논문에서는 HEVC 참조소프트웨어인 HM 7.1을 이용하여 HEVC 부호화기의 복잡도를 측정하였다. 추가적으로, 실제 응용에서 사용될 고속 HEVC 부호화기 소프트웨어에 대한 예상 복잡도를 고속 알고리듬이 적용된 HM 7.1 소프트웨어로 측정하였다. 복잡도 측정은 공통 실험 영상 및 조건을 사용하였으며 PC 환경에서 부호화기 소프트웨어의 동작 사이클을 측정하고 이를 분석하였다. 또한, 부호화를 통해 생성된 비트스트림을 이용하여 HEVC 부호화기 소프트웨어의 부호화 구조에 따른 통계적 특성과 제한적 부호화에 따른 통계적 특성에 대하여 제시하고 이를 분석한다.

• 전자공학회논문지
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• 제50권10호
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• pp.199-203
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• 2013

In this paper, a fast algorithm of discrete cosine transform-based interpolation filter (DCT-IF) for HEVC (high efficiency video coding) encoder is proposed. DCT-IF filter accounts for around 30% of encoder complexity, according to the computational complexity analysis with the HEVC reference software. In this work, the proposed DCT-IF is optimized by applying frame-level interpolation, SIMD optimization, and task-level parallelization via OpenMP on a developed C-based HEVC encoder. Performance analysis is conducted by measuring speed-up factor of the proposed optimization technique on the developed encoder. The results show that speed-up factors by frame-level interpolation, SIMD, and OpenMP are approximately 38-46, 3.6-4.4, and 3.0-3.7, respectively. In the end, we achieved the speed-up factor of 498.4 with the proposed fast algorithm.

• 방송공학회논문지
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• 제18권6호
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• pp.835-849
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• 2013

ISO/IEC MPEG과 ITU-T VCEG이 공동으로 구성한 JCT-VC (Joint Collaborative Team on Video Coding)가 표준화를 진행한 HEVC (High Efficiency Video Coding)는 H.264/AVC 대비 약 2배 혹은 그 이상의 압축효율을 목표로 표준화가 시작되었다. 하지만, 계층적 구조를 갖는 가변크기 블록의 사용과 재귀적 부호화 구조에 따른 인코더의 복잡도 증가는 개선해야 할 문제점으로 지적되고 있다. HEVC 인코더의 복잡도를 감소시키기 위하여 다양한 고속화 알고리즘들이 제안되고 있으나, 고속화 알고리즘으로 얻을 수 있는 속도 향상만으로 HEVC 인코더의 실시간성을 확보하기에는 어려움이 있다. 본 논문에서는 현재 표준화가 완료된 HEVC 인코더의 실시간 구현을 위하여 SIMD 명령어를 이용한 데이터 수준 병렬화 기법, CPU 및 GPU를 이용한 멀티스레딩 기법과 같은 다양한 병렬화 기법을 소개한다. 또한, 이러한 병렬화 기법들을 HEVC 인코더에 적용하기 위해 적합한 연산 및 기능 모듈에 대하여 소개한다. 본 연구에서 제안한 방법을 HM (HEVC reference model) 10.0에 적용한 결과 $832{\times}480$ 영상의 경우 20~30fps의 부호화 속도를 나타냈으며, $1920{\times}1080$ 영상의 경우 5~10fps의 부호화 속도를 나타내었다.

• 방송공학회논문지
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• 제17권5호
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• pp.725-733
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• 2012

ITU-T VCEG과 ISO/IEC MPEG은 공동으로 JCT-VC(Joint Collaborative Team on Video Coding) 를 구성하여 차세대 비디오 코덱 HEVC(High Efficiency Video Coding)에 대한 표준화를 진행하고 있다. 차세대 비디오 코덱 HEVC는 H.264/AVC 표준보다 높은 압축률을 보이나, 매우 높은 인코더 계산 복잡도를 가지고 있다. HEVC 인코더의 계산 복잡도를 줄이기 위해서 이 논문에서는 고속 예측단위 결정방법을 제안한다. 제안된 고속 예측단위 결정방법은 현재 prediction unit의 양자화 된 0이 아닌 변환계수가 없으면 남은 prediction unit의 부호화를 생략하여 부호화 시간을 줄이는 방법이다. 제안된 방법은 인코더 계산 복잡도를 HM6.0대비 약 50.3%정도 향상시키나 동일한 수준의 코딩 효율을 유지한다.

• 방송공학회논문지
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• 제20권1호
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• pp.171-182
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• 2015

HEVC는 H.264/AVC에 비해 압축 성능을 크게 개선시킬 수 있지만 부호화기와 복호화기 모두 복잡도가 크게 증가한다. 본 논문에서는 HEVC의 화면 간 예측 모드 결정 과정을 분석하고, 이 결과로부터 부호화기 및 복호화기의 복잡도를 효과적으로 감소시키기 위한 방법을 제안하였다. 제안하는 방법은 단방향 예측 모드의 결과로부터 양방향 예측 모드를 수행하지 않아도 되는 조건을 찾고, 이 조건을 만족하는 경우 미리 종료시킴으로써 부호화 복잡도를 감소시킨다. 실험 결과 압축률 하락 폭이 각각 0.6%, 1.0%, 1.5%인 경우 부호화 복잡도를 12.0%, 14.2%, 17.2% 감소시킬 수 있었으며, 이 때, 양방향 예측 모드의 비율을 각각 6.3%, 11.8%, 16.6% 감소시킴으로써 복호화기의 복잡도도 함께 감소시킬 수 있었다. 마지막으로, 제안한 방법이 HEVC 참조 소프트웨어에 기 적용되어 있는 고속화 알고리즘과 함께 사용되는 경우에도 유사한 효과를 낼 수 있음을 검증하였다.

• 방송공학회논문지
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• 제21권3호
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• pp.349-356
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• 2016

본 논문에서는 HEVC 부호화기에서의 주어진 Group of picture(GOP) 구조에 맞추어 양자화 파라미터(Quantization parameter, QP)를 효율적으로 할당하는 방법을 제안한다. HEVC에서는 주어진 GOP 설정에 따라 각 비디오 프레임에 다른 QP값들을 할당할 수 있다. 특히, 낮은 QP값은 중요한 프레임에 할당시키고, 높은 QP값은 덜 중요한 프레임들에 할당하는 QP 변화 전략을 통해 압축률 증가를 꾀할 수 있다. 그러나 지금까지 효율적으로 QP를 할당하는 방법에 대한 정밀한 분석은 철저히 이루어진 바가 없다. HEVC 참조소프트웨어 부호화기에서도 단지 단조로운 QP 할당 방식만을 사용하고 있을 뿐이다. 본 제안기술은 QP할당을 각 GOP마다 적응적으로 하는 방식으로써, 그 기반은 GOP간의 시간적인 동적 활동 특성들을 활용한다는 것에 있다. 실험 결과, 저지연 부호화 환경설정에서 제안기술은 HEVC 테스트 모델(HM)과 비교하여 BD-rate의 관점으로 7.3%의 압축률을 더 이루었으며, 타 QP 할당방식 연구보다도 평균적으로 압축성능이 우월함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.401-404
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• 2016

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC Encoder를 위한 효율적인 하드웨어 구조를 제안한다. CABAC의 이진 산술 부호화(Binary Arithmetic Encode)는 각 단계간의 의존도가 높아 빠른 연산이 어렵다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 4단계의 파이프라인 구조로 설계 되었다. 입력 빈의 값에 따라 MPS(Most Probable Symbol) 혹은 LPS(Least Probable Symbol)로 결정되어 이진 산술 부호화를 수행 하며 반복되는 연산으로 발생하는 Critical path는 LUT를 사용하여 줄일 수 있었고 하드웨어 면적을 줄이기 위해 메모리를 사용하지 않는 구조로 설계 되었다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 3.17k 이며 최대 동작주파수는 1.53GHz이다.

• 전기전자학회논문지
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• 제18권4호
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• pp.630-635
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• 2014

In this paper, hardware architecture of BAE (binary arithmetic encoder) was proposed for HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) encoder. It can encode each bin in a single cycle. It consists of controller, regular encoding engine, bypass encoding engine, and termination engine. The proposed BAE was designed in Verilog HDL, and it was implemented in 180 nm technology. Its operating speed, gate count, and power consumption are 180 MHz, 3,690 gates, and 2.88 mW, respectively.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.397-403
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• 2014

A new video compression standard called High Efficiency Video Coding (HEVC) has recently been released onto the market. HEVC provides higher coding performance compared to previous standards, but at the cost of a significant increase in encoding complexity, particularly in motion estimation (ME). At the same time, the computing capabilities of Graphics Processing Units (GPUs) have become more powerful. This paper proposes a parallel integer-pel ME (IME) algorithm for HEVC on GPU using the Compute Unified Device Architecture (CUDA). In the proposed IME, concurrent parallel reduction (CPR) is introduced. CPR performs several parallel reduction (PR) operations concurrently to solve two problems in conventional PR; low thread utilization and high thread synchronization latency. The proposed encoder reduces the portion of IME in the encoder to almost zero with a 2.3% increase in bitrate. In terms of IME, the proposed IME is up to 172.6 times faster than the IME in the HEVC reference model.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.