• 한국콘텐츠학회논문지
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• 제9권2호
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• pp.27-35
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• 2009

본 논문에서는 SoC 칩 개발을 위한 하드웨어 구조와 회로개발을 지원하기 위한 C-모델 시뮬레이터를 사용해서 임베디드 시스템 기반의 H.264/SVC 복호기 회로를 설계하고 시스템을 구현한다. 제시된 SVC 복호기 시스템은 H.264/SVC 표준규격의 기능들을 처리하기 위한 하드웨어 엔진의 설계와 ARM 프로세서를 이용한 소프트웨어 등으로 구성되어 있다. 본 논문에서 구현한 복호기는 SVC의 스케일러블 베이스 라인 프로파일을 기반으로 설계의 용이함을 위하여 B-픽처 구조를 사용하지 않는 IPPP 구조에 의한 스케일러블 만을 고려해 실용성을 증가시켰다. 설계한 H.264/SVC 복호기 시스템의 영상복호 결과를 제시한다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.102-107
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• 2007

본 논문에서는 메모리 공정이 필요 없고 내장 프로세서를 사용하지 않는 H.264/AVC 엔트로피 복호기를 제안한다. 기존에 발표된 H.264/AVC 엔트로피 복호기의 경우 상당수의 연구가 내부의 ROM 또는 RAM이 필요하기 때문에 일반적인 디지털 로직 공정에서 구현이 어렵다. 또한 상당수의 연구가 비트열 처리를 위하여 내장 프로세서를 사용하기 때문에 면적이 크고 전력소모가 많은 단점을 가지고 있다. 본 논문에서는 내장 프로세서를 사용하지 않는 H.264/AVC Hardwired 엔트로피 복호기를 제안함으로써 데이터 처리 속도를 증가시키고 전력 소모를 줄인다. 또한 CAVLC 복호기에서 복호 시에 이용되는 룩업 테이블 및 저장 공간을 최적화하고 내장 메모리를 사용하지 않는 구조를 제안함으로써, 기존 연구에 비해 하드웨어 크기를 줄이고 ROM 또는 RAM이 지원되지 않는 디지털 로직 제조 공정에서도 쉽게 구현이 가능하다. 설계된 엔트로피 복호기는 H.264/AVC 비디오 복호기의 일부로 내장되어 전체 시스템에서 동작하는 것을 검증하였다. TSMC 90nm 공정으로 합성한 결과 최대동작주파수는 125MHz이며, QCIF, CIF, QVGA 영상을 지원할 뿐만 아니라 nC 레지스터 등 약간의 수정을 통해서 VGA 영상도 지원이 가능하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.409-410
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• 2008

This paper presents nonlinear and parallel design for synchronous pipelining in IP-based H.264 decoder implementation. Since H.264 decoder includes the dataflow of feedback loop, the data dependency requires one NOP stage per pipelining latency to drop the throughput into 1/2. Further, it is found that, in execution time, the stage scheduled for MC is more occupied than that for CAVLD/ITQ/DF. The less efficient stage would be improved by nonlinear scheduling, while the fully-utilized stage could be accelerated by parallel scheduling of IP. The optimization yields 3 nonlinear {CAVLD&ITQ}|3 parallel (MC/IP&Rec.)| 3 nonlinear {DF} pipelined architecture for IP-based H.264 decoder. In experiments, the nonlinear and parallel pipelined H.264 decoder, including existing IPs, could deal with full HD video at 41.86MHz, in real time processing.

• 전자공학회논문지CI
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• 제44권3호
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• pp.108-123
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• 2007

H.264/AVC 표준이 멀티미디어 어플리케이션 분야를 대표하는 기술로서 인정받게 되면서 H.264/AVC 표준의 성능 향상을 위한 연구가 활발하게 진행되고 있다. H.264/AVC 표준에 대한 연구는 알고리즘의 분석과 개선 또는 성능 제한을 일으키는 구조적 문제에 대한 개선 등 여러 가지 방향으로 이루어지고 있는데, 연구의 대상과 방향이 동일하지 않아도 초기 단계에서는 공통적으로 H.264/AVC 표준의 성능에 대한 분석이 이루어지게 된다. 분석 단계는 H.264/AVC 표준이 가지고 있는 문제점을 파악하고, 파악된 문제점에 어떠한 요소가 가장 큰 영향을 미치는지를 결정하는 과정으로서 연구의 전체 방향과 대상을 결정짓는 중요한 단계이다. 본 연구는 H.264/AVC Baseline Profile 디코더의 성능 향상을 위한 연구 진행 시 초기의 성능 분석 단계에서 활용이 가능한 성능 예측 모델을 제안한다. 제안된 모델은 H.264/AVC 디코더의 동작 중 나타나는 다양한 가변 요소들을 반영하여 설계되었으며 각 요소의 변화에 따라 성능이 어떻게 예측되는지를 쉽게 알 수 있도록 고안되었다.

• 한국통신학회논문지
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• 제33권10C호
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• pp.805-812
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• 2008

H.264 기술은 차세대 동영상 코덱 표준의 핵심으로 간주되고 있다. 유럽을 포함하여 많은 나라에서는 HD 방송을 위한 동영상 코덱 표준으로 H.264 기술을 사실상 지정해 놓고 있는 실정이다. 하지만 복잡한 알고리즘 사용으로 인해 HD급 영상의 경우에는 아직도 데스크탑 컴퓨터에서조차 실시간 복호화가 어려운 상황이다. 본 논문에서는 실시간으로 동작이 보장되는 H.264 소프트웨어 동영상 복호기를 구현하기 위해서 복호화 과정의 일부를 제한하고, 이에 따른 화질열화가 최소가 되는 알고리즘들을 적응적으로 선택하는 H.264 복호기를 제안한다. 제안하는 H.264 복호기는 PC 환경에서 모의실험을 통해 성능을 비교 및 검증하였다. 그 결과 실시간 복호화가 어려운 환경에서 제안하는 복호기를 사용하였을 경우 대부분 최소한의 화질 열화와 함께 실시간 복호화를 만족하는 결과를 보였다.

• ETRI Journal
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• 제27권5호
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• pp.491-496
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• 2005

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction-level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.62-68
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• 2007

디지털 멀티미디어 방송 (DMB)에 사용되는 영상 압축 기법인 H.264는 기존 기법에 비해 매우 높은 압축률을 보이지만 요구되는 하드웨어 크기 및 전력 소모도 기존 기법의 $3{\sim}5$배에 달한다. 따라서 상업적인 디지털 멀티미디어 방송 단말기를 위해서는 하드웨어 크기 및 전력 소모를 크게 줄인 H.264 복호기 SoC가 필수적이다. 본 논문에서는 H.264 복호기 SoC를 구성하는 주요 블록의 저전력 설계 및 구현에 대해 논한다.

• 방송공학회논문지
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• 제16권6호
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• pp.1018-1025
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• 2011

H.264/AVC의 스케일러블확장 표준인 SVC(Scalable Video Coding)는 하나의 비트스트림으로 다양한 공간, 시간, 화질 계층의 비디오를 제공할 수 있는 컨버전스용 코덱이다. 최근, 감시 비디오, 모바일 방송 등에 활용하기 위한 실시간 SVC 코덱 개발이 진행되고 있다. 본 논문은 임베디드 DSP 기반의 H.264/SVC 복호기의 설계 및 구현을 기술한다. 본 연구에서는 PC 환경에서 실시간 최적화된 OSD(Open SVC Decoder)의 구조와 복잡도를 분석하고, 이를 이용하여 TI사의 Davinci EVM(Evaluation Module) 보드에 실시간 SVC 복호기를 구현하였다. 구현된 H.264/SVC 복호기는 QCIF, CIF급 해상도는 50Hz 이상, SD는 15Hz까지 실시간으로 복호화할 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1046-1050
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• 2005

영상 정보의 발전으로 다양한 멀티미디어 서비스를 가능하게 하였고 네트워크와 IT의 발전으로 사용자가 풍부한 정보를 접할 수 있는 기회를 제공하였다. 이러한 동영상과 정지영상의 많은 정보를 압축하는 여러 방식 중에서 디지털 비디오 압축 관련 국제 표준안 중 MPEG-4와 H.264가 발표되었다. 유연성이 좋은 MPEG-4와 달리 H.264는 비디오 프레임의 효율적인 압축과 신뢰성을 강조 한다. 특히 H.264의 압축 기술은 HDTV처럼 큰 영상 뿐 아니라 카메라폰이나 DMB등의 특히 작은 크기의 영상에서 고품질의 영상을 보다 효율적으로 제공 한다. 본 논문은 기존의 동영상 압축 표준에 비하여 높은 압축성능과 유연성의 장점을 가지고 있고 표준 H.264/AVC에서 공간적 예측을 사용하여 비디오 프레임을 압축하는 방법인 Intra coding 에서 사용하는 여러 모드 중 4*4 예측모드를 연구하여 C언어를 이용한 최적화된 시뮬레이션과 Intra coding decoder의 성능평가를 통한 최적화를 실시하였고, 최적화된 예측 정보를 바탕으로 Intra coding decoder를 VHDL언어를 이용하여 하드웨어로 구현하였다.

• 한국콘텐츠학회논문지
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• 제9권3호
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• pp.9-19
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• 2009

본 논문에서는 최근 국제표준화가 이루어진 H.264/SVC 복호기 SoC 칩 개발을 위한 새로운 하드웨어 구조를 제안하고, 최적인 회로개발을 지원하기 위한 C-모델 시뮬레이터를 개발한다. 제안된 SVC 복호기는 표준규격의 기능들을 최적으로 처리하기 위한 하드웨어 엔진과 핵심 프로세서를 이용한 소프트웨어 등으로 구성되어 있어 기존의 임베디드 시스템으로 간단히 구현할 수 있다. 본 논문에서 제안한 복호기의 C-모델 시뮬레이터는 SVC의 스케일러블 베이스라인 프로파일을 기반으로 복잡도 감소를 위하여 B-픽처 구조를 사용하지 않는 IPPP 구조에 의한 스케일러블 만을 고려함으로서 칩 설계의 실용성을 증가시켰다. 하드웨어 구조와 C-모델 시뮬레이터의 유효성을 검증하기 위해 제안한 H.264/SVC 호기 시스템에 대한 결과를 제시한다.