• 전자공학회논문지
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• 제51권6호
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• pp.117-123
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• 2014

본 논문에서는 기저변환을 사용하여 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기는 두 입력부분 중 한 입력을 듀얼기저로 변환하는 표준-듀얼 기저 변환회로 모듈과 주어진 m차 기약다항식에 의해 $b_m$부터 $b_{m+k}$를 발생시키는 $b_{m+k}$차 발생연산모듈, $m^2$개의 AND 게이트와 m(m-1)개의 EX-OR 게이트로 구성되는 다항식 승산모듈로 구성된다. 또한, 듀얼기저로 표현되는 출력부분을 표준기저로 변화시켜주는 듀얼-표준 기저 변환회로 모듈로 구성되며, 각 연산부의 구성에 필요한 기본 연산모듈을 정의하였다.

• 전기전자학회논문지
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• 제3권2호
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• pp.161-167
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• 1999

표준 2-poly CMOS 공정을 이용하여 3-입력 neuron-MOSFET의 인버터와 증가형 소자를 사용한 3비트 D/A 변환기를 설계 제작하였다. Neuron-MOSFET를 사용한 인버터의 전압전달 특성곡선과 잡음여유를 일반 CMOS 인버터와 같은 방법으로 측정분석하였다. 결합계수가 전압전달 특성곡선과 잡음여유에 미치는 영향을 이론적으로 계산하여 neuron-MOSFET 인버터의 게이트 산화층 두께와 입력게이트 레이아웃에 대한 설계 가이드라인을 설정하였다. 입력게이트 중 하나를 제어게이트로 사용하므로 offset전압이 없는 neuron-MOSFET D/A 변환기를 설계 제작할 수 있었다.

• 한국도로학회논문집
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• 제14권5호
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• pp.201-206
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• 2012

PURPOSES: This study evaluated a measuring technique for tire-pavement interaction noise that uses a noble close proximity (NCPX) method as well as for noise level measured inside of a car (e.g., Inside Noise Level) in term of rumble strips constructed at a tall gate. METHODS: According to the measurements of NCPX and inside noise level (INL), 1/3 octave band frequency analysis and overall noise level calculation were conducted in order to evaluate noise levels of NCPX and INL, depending on types of rumble strips. RESULTS: The tested sections of general concrete pavement surface and two different types of rumble strips were evaluated, using 1/3 octave band frequency analysis and overall noise level. From the analyzed results, it can be concluded that rumble strips generate a relatively huge noise levels when compared to the concrete pavement surface. CONCLUSIONS: Noting that above 3 dBA different noise levels can let drivers know that they are getting close to toll gate; therefore, they should apply their brakes. Thus, the noise levels of rumble strips are required to be reduced, based on considering the neighbors living near toll gates.

• 한국자동차공학회논문집
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• 제22권2호
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• pp.115-122
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• 2014

Injection pressure is one of factors that influence part quality. In this paper, injection pressure was minimized by optimizing valve gate locations. In order to perform design optimization, MAPS-3DTM (Mold Analysis and Plastic Solution-3D) was used for injection mold analysis and PIAnOTM (Process Integration, Automation and Optimization) was used as process integration and design optimization. Also we adapted meta models based on design of experiments for efficiency. By using introduced methodology, we were able to obtain a result so that maximum injection pressure reduced by 28% compared to the initial design. And the validity of the proposed method could also be demonstrated.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2008-2014
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• 1999

IDDQ 테스팅은 CMOS 회로에서 발생되는 여러 종류의 물리적 결함을 효율적으로 검출하는 테스팅 방식이다. 본 논문에서는 테스트 대상회로의 게이트내부에서 발생하는 단락을 고려하여, 이 결함을 검출하기 위한 테스트 패턴을 찾아 주는 IDDQ 테스트 패턴 발생기를 구현하였다. 테스트 패턴을 생성하기 위해 게이트 종류별로 모든 내부 단락을 검출하는 게이트 테스트 벡터를 찾아냈다. 그리고 10,000개의 무작위패턴을 테스트대상 회로에 인가하여 각 게이트에서 요구되는 테스트 벡터를 발생시켜 주면 유용한 테스트 패턴으로 저장한다. 입력된 패턴들이 모든 게이트 테스트 벡터를 발생시켜 주거나 10,000개의 패턴을 모두 인가했을 경우 테스트 패턴 발생 절차를 종료한다. ISCAS '85 벤처마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• 한국재료학회지
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• 제11권9호
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• pp.776-780
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• 2001

$SiO_2$ and polycrystalline Si layers were sequentially grown on (100) Si. NiSi was formed on this substrate from a 20nm Ni layer or a 20nm Ni/5nm Ti bilayer by rapid thermal annealing (RTA) at $300~500^{\circ}C$ to compare thermal stability. In addition, MOS capacitors were fabricated by depositing a 20nm Ni layer on the Poly-Si/$SiO_2$substrate, RTA at $400^{\circ}C$ to form NiSi, $BF_2$ or As implantation and finally drive- in annealing at $500~800^{\circ}C$ to evaluate electrical characteristics. When annealed at $400^{\circ}C$, NiSi made from both a Ni monolayer and a Ni/Ti bilayer showed excellent thermal stability. But NiSi made from a Ni/Ti bilayer was thermally unstable at $500^{\circ}C$. This was attributed to the formation of insignificantly small amount of NiSi due to suppressed Ni diffusion through the Ti layer. PMOS and NMOS capacitors made by using a Ni monolayer and the SADS(silicide as a dopant source) method showed good C-V characteristics, when drive-in annealed at $500^{\circ}C$ for 20sec., and$ 600^{\circ}C$ for 80sec. respectively.

• 전자공학회논문지A
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• 제31A권6호
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• pp.169-176
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• 1994

본 논문에서는 조합회로에 있어서 고장 시뮬레이션의 고속화를 위한 효율적인 병렬 평가 알고리듬을 제안한다. 제안한 알고리듬은 고장소자의 평가 및 전파에 있어서 병렬법, 연역법 그리고 동시법의 장점을 이용하고 있기 때문에 시뮬레이션의 고속화를 실현할 수 있을 뿐만 아니라 다치(multi-valued) 신호를 쉽게 취급할 수 있다. 또한, 동일한 신호선에서 발생하는 액티브(active)고장을 동일한 고장 그룹으로 할당하므로써 병렬연산의 효율을 증가시키기 위한 고장의 그룹화(fault grouping) 방법을 제안한다. 제안한 알고리듬은 C언어로 구현하였으며, ISCAS '85 Benchmark 회로에 대한 실험 결과 종래의 동시법과 비교하여 약 2.6배에서 8.2배 정도의 고속화가 실현되었다.

• 전자공학회논문지CI
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• 제38권6호
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• pp.82-92
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• 2001

본 논문은 셀룰러 폰, PDA, 노트북 등과 같은 휴대 단말 시스템에서 내장형으로 사용될 수 있는 32비트 RISC 코어 구현에 대해서 기술하였다. RISC 코어는 ARM$\circled$V4 명령어 셋을 따르며 전형적인 5단 파이프 라인으로 동작한다. 또한 보다 향상된 코드 밀도를 위해 Thumb 코드를 지원하고, 파이프라인 레지스터의 동적 전력 관리 기법을 사용한다. RTL 수준에서 VHDL로 모델링된 코어는 ADS의 ARMulator와 비교 검증되었으며 평균 CPI는 1.44이다. 검증이 완료된 코어는 $0.6{\mu}m$ CMOS 1-poly 3-metal 셀라이브러리를 사용하여 합성 및 레이아웃되었으며 크기는 약 41,000 게이트이고, 예상 동작주파수는 45 MHz이다.

• 전기전자학회논문지
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• 제19권2호
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• pp.254-259
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• 2015

CABAC은 문맥 기반 적응적 이진 산술 부호화 방식으로, 이전까지 부호화 된 심볼들의 정보를 이용하여 확률을 업데이트하여 부호화 효율을 높이는 기법이다. 문맥 모델러는 통계적 상관성을 고려하여 심볼에 따라 확률 모델을 설계하는 CABAC의 핵심 블록으로서, 본 논문에서는 문맥 모델러의 효율적인 하드웨어 아키텍쳐를 제안한다. Verilog HDL로 기술되어 0.18 um 공정으로 설계된 문맥 모델러는 메모리를 포함하여 29,832개의 게이트로 이루어져 있으며, 최대 동작속도는 200 MHz, 최대 처리율은 200 Mbin/s이다.

• 한국통신학회논문지
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• 제25권9B호
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• pp.1609-1617
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• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 설계하였다. 속도 와 면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운도로 나누고, 클럭마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 그리고 데이터의 외부 입출력 동작에 따른 성능 저하 문제를 제거하기 위해, 암호 보조 프로세서의 암.복호 동작과 데이터의 입출력 동작을 병렬로 수행하는 방식을 사용하였다. 설계한 암호 보조 프로세서는 $0.25{\mu}m$ CMOS 공정으로 설계되었으며, 설계된 회로는 약 29,300개의 게이트로 구성되며, 100 Mhz 동작 주파수와 ECB 동작 모드 조건에서 약 237 Mbps의 암.복호율의 성능을 얻을 수 있었다.