Characterization and design guideline for neuron-MOSFET inverters

Neuron-MOSFET 인버터의 특성 분석 및 설계 가이드라인

  • 김세환 (인천대학교 전자공학과) ;
  • 이재기 (인천대학교 전자공학과) ;
  • 박종태 (인천대학교 전자공학과) ;
  • 정운달 (인천대학교 전자공학과)
  • Published : 1999.12.01

Abstract

3-input neuron-MOSFET inverters and 3-bit D/A converters using enhancement type device have been designed and fabricated by using standard 2-poly CMOS process. The voltage transfer curve and the noise margin of neuron-MOSFET inverters have been measured and characterized as the same method in normal CMOS inverters. From the theoretical calculation of the effects of coupling ratio on the voltage transfer curve and noise margin, we set up the design guideline for the gate oxide thickness and input gate layout in neuron-MOSFET inverters. BT using one of input gates as a control gate, we can design and fabricate the neuron-MOSFET D/A converter without offset voltage.

표준 2-poly CMOS 공정을 이용하여 3-입력 neuron-MOSFET의 인버터와 증가형 소자를 사용한 3비트 D/A 변환기를 설계 제작하였다. Neuron-MOSFET를 사용한 인버터의 전압전달 특성곡선과 잡음여유를 일반 CMOS 인버터와 같은 방법으로 측정분석하였다. 결합계수가 전압전달 특성곡선과 잡음여유에 미치는 영향을 이론적으로 계산하여 neuron-MOSFET 인버터의 게이트 산화층 두께와 입력게이트 레이아웃에 대한 설계 가이드라인을 설정하였다. 입력게이트 중 하나를 제어게이트로 사용하므로 offset전압이 없는 neuron-MOSFET D/A 변환기를 설계 제작할 수 있었다.

Keywords

References

  1. IEICE Trans. Electron v.E77-C no.7 The concept of four-terminal devices and its significance in the implementation of intelligent integrates circuits Ohmi, T.;Shibata, T.
  2. IEEE Trans.Electron Devices v.40 no.Mar. Neuron-MOS Binary Integrated-Circuitspart I: Design fundamentals and soft-hardware-Iogic circuit implementation Shibata, T.;Ohmi, T.
  3. IEEE Trans. Electron Devices v.40 no.Mar. Neuron-MOS Binary Integrated-Circuitspart II: Design fundamentals and soft-hardware-Iogic circuit implementation Shibata, T.;Ohmi, T.
  4. A design method of fundamental logic elements using neuron MOS transistor, IEICE Technical Report, VLD95-146, ICD95-246 Ike, K.;Hirose, K.;Yasuura, H.
  5. IEEE Trans. Electron. Devices v.42 An excellent weight-updating-linearity synapse memory cell for self-learning neuron MOS neural network Kosaka, H.;Shibata, T.;Ishii, H.;Ohmi, T.
  6. IEEE. J. Solid-State Circuits v.SC-18 no.Feb. Impact of scaling on MOS analog performance Wong, S.;Salama, C.A.
  7. IEDM Tech. Dig, 1991 no.Mar. An intelligent MOS transistor featuring gate-level weighted-sum and threshold operations Shibata, T.;Ohmi, T.