• 한국정보통신학회논문지
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• 제20권4호
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• pp.799-804
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.134-142
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• 2010

A comparative study on the trade-off between the drive current and the total gate capacitance in double-gate (DG) and triple-gate (TG) FinFETs is performed by using 3-D device simulation. As the first result, we found that the optimum ratio of the hardmask oxide thickness ($T_{mask}$) to the sidewall oxide thickness ($T_{ox}$) is $T_{mask}/T_{ox}$=10/2 nm for the minimum logic delay ($\tau$) while $T_{mask}/T_{ox}$=5/1~2 nm for the maximum intrinsic gate capacitance coupling ratio (ICR) with the fixed channel length ($L_G$) and the fin width ($W_{fin}$) under the short channel effect criterion. It means that the TG FinFET is not under the optimal condition in terms of the circuit performance. Second, under optimized $T_{mask}/T_{ox}$, the propagation delay ($\tau$) decreases with the increasing fin height $H_{fin}$. It means that the FinFET-based logic circuit operation goes into the drive current-dominant regime rather than the input gate load capacitance-dominant regime as $H_{fin}$ increases. In the end, the sensitivity of $\Delta\tau/{\Delta}H_{fin}$ or ${{\Delta}I_{ON}}'/{\Delta}H_{fin}$ decreases as $L_G/W_{fin}$ is scaled-down. However, $W_{fin}$ should be carefully designed especially in circuits that are strongly influenced by the self-capacitance or a physical layout because the scaling of $W_{fin}$ is followed by the increase of the self-capacitance portion in the total load capacitance.

• 대한토목학회논문집
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• 제32권6A호
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• pp.337-345
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• 2012

본 연구에서는 4대강 사업으로 건설중인 트러스형 리프트의 진동특성을 검토하기 위하여 모형실험이 수행된다. 경간 40 m, 높이 9 m의 트러스형 리프트게이트를 축척 1/25로 모형이론에 따라 아크릴과 납으로 모형을 제작하고, 폭 1.6 m, 길이 25 m, 높이 0.8 m의 수로에서 실험된다. 먼저 모형의 고유진동수가 측정되고 모형을 검증하기 위하여 유한요소 해석결과와 비교된다. 검증된 모형에서 상하류 수위와 문비 개방고에 따른 진동가속도 진폭이 측정된다. 또한 문비의 진동을 줄 일수 있는 하부형상을 검토하기 위하여 문비 최하부의 각도가 $20^{\circ}$, $35^{\circ}$, $50^{\circ}$인 모형을 제작하고 실험결과를 서로 비교한다. 실험 결과는 수문 조작 시 유지관리지침의 기본 자료를 제공하고, 수문의 진동특성과 진동을 줄일 수 있는 수문의 하부형상을 검토한다.

• Ecology and Resilient Infrastructure
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• 제5권4호
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• pp.276-284
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• 2018

하단배출 형태의 연직수문을 대상으로 퇴적토 배출특성에 따른 두부침식 거리비, 퇴적토 이동거리와 이동량을 분석하기 위해 수리 모형실험과 차원해석을 수행하였다. Froude 수와 배출특성의 상관관계를 도식화하고, 퇴적토 배출특성을 지배하는 무차원 매개변수에 의한 다중회귀식을 제안하였다. 두부침식거리, 퇴적토 이동거리와 이동량에 대한 각 다중회귀 분석식의 결정계수는 각각 0.618, 0.632, 0.866으로 높게 나타났다. 개발한 퇴적토 배출특성식의 사용성을 평가하기 위해 실제 측정값과 회귀분석식에 의해 계산된 값의 95%의 예측 신뢰구간 분석을 수행하였고, 두부침식거리, 퇴적토 이동거리와 이동량에 대한 예측의 정확도 분석차원의 NSE (Nash-Sutcliffe Efficiency), RMSE (root mean square)와 MAPE (mean absolute percentage error)는 적절한 것으로 판단되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.367-380
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• 2013

In this paper, an analytical threshold voltage model is developed for a short-channel double-material-gate (DMG) strained-silicon (s-Si) on silicon-germanium ($Si_{1-X}Ge_X$) MOSFET structure. The proposed threshold voltage model is based on the so called virtual-cathode potential formulation. The virtual-cathode potential is taken as minimum channel potential along the transverse direction of the channel and is derived from two-dimensional (2D) potential distribution of channel region. The 2D channel potential is formulated by solving the 2D Poisson's equation with suitable boundary conditions in both the strained-Si layer and relaxed $Si_{1-X}Ge_X$ layer. The effects of a number of device parameters like the Ge mole fraction, Si film thickness and gate-length ratio have been considered on threshold voltage. Further, the drain induced barrier lowering (DIBL) has also been analyzed for gate-length ratio and amount of strain variations. The validity of the present 2D analytical model is verified with ATLAS$^{TM}$, a 2D device simulator from Silvaco Inc.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.804-810
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• 2005

이 연구에서는 더블게이트 MOSFET(DGMOSFET)에 대한 해석학적 서브문턱스윙(Subthreshold swing; SS) 모델을 제시하였다. 이 모델에서는 기존에 사용되었던 근사모델보다 채널길이, 채널두께가 10nm정도로 매우 작을 때에 더 정확한 결과를 유도할 수 있다. 본 연구에서 제시한 모델의 타당성을 증명하기 위하여 계산결과를 Medici 시뮬레이션 결과와 비교하였으며 잘 일치함을 관찰하였다. 본 연구에서 제시한 모델을 사용하여 DGMOSFET 설계시 중요한 채널길이, 채널두께 그리고 게이트 산화막의 두께 등의 요소 변화에 대한 SS의 변화를 관찰하였다. 관찰 결과 제시한 모델은 나노급 DGMOSFET소자 설계시 유용한 자료를 공급 할 것이다. 각 요소중 채널길이와 채널두께의 비는 작을수록 SS값이 향상됨을 알 수 있었으며 특히 산화막 두께가 작을 때 SS값은 현저히 작아지는 것을 알 수 있었다. 또한 나노급 DGMOSFET소자 설계를 가능하게 하기 위하여 유전율이 큰 게이트 유전체 재료가 개발되어야 할 것이다.

• Journal of electromagnetic engineering and science
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• 제14권3호
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• pp.284-292
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• 2014

This paper presents a characteristic evaluation of commercial gallium nitride (GaN) transistors having two different gate-lengths of $0.4-{\mu}m$ and $0.25-{\mu}m$ in the design of a class-S power amplifier (PA). Class-S PA is operated by a random pulse-width input signal from band-pass delta-sigma modulation and has to deal with harmonics that consider quantization noise. Although a transistor having a short gate-length has an advantage of efficient operation at higher frequency for harmonics of the pulse signal, several problems can arise, such as the cost and export license of a $0.25-{\mu}m$ transistor. The possibility of using a $0.4-{\mu}m$ transistor on a class-S PA at 955 MHz is evaluated by comparing the frequency characteristics of GaN transistors having two different gate-lengths and extracting the intrinsic parameters as a shape of the simplified switch-based model. In addition, the effectiveness of the switch model is evaluated by currentmode class-D (CMCD) simulation. Finally, device characteristics are compared in terms of current-mode class-S PA. The analyses of the CMCD PA reveal that although the efficiency of $0.4-{\mu}m$ transistor decreases more as the operating frequency increases from 955 MHz to 3,500 MHz due to the efficiency limitation at the higher frequency region, it shows similar power and efficiency of 41.6 dBm and 49%, respectively, at 955 MHz when compared to the $0.25-{\mu}m$ transistor.

• 한국정보통신학회논문지
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• 제18권9호
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• pp.2183-2188
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 도핑농도 변화에 따른 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 일반적으로 저 농도로 채널을 도핑하여 완전결핍상태로 동작하도록 제작한다. 불순물산란의 감소에 의한 고속 동작이 가능하므로 고주파소자에 응용할 수 있다는 장점이 있다. 미세소자에서 필연적으로 발생하고 있는 단채널 효과 중 문턱전압이동현상이 비대칭 DGMOSFET의 채널도핑농도의 변화에 따라 관찰하고자 한다. 문턱전압을 구하기 위하여 해석학적 전위분포를 포아송방정식으로부터 급수형태로 유도하였다. 채널길이와 두께, 산화막 두께 및 도핑분포함수의 변화 등을 파라미터로 하여 도핑농도에 따라 문턱전압의 이동현상을 관찰하였다. 결과적으로 도핑농도가 증가하면 문턱전압이 증가하였으며 채널길이가 감소하면 문턱전압이 크게 감소하였다. 또한 채널두께와 하단게이트 전압이 감소하면 문턱전압이 크게 증가하는 것을 알 수 있었다. 마지막으로 산화막 두께가 감소하면 문턱전압이 증가하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권8호
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• pp.1925-1930
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널 내 도핑분포함수에 따른 전도중심과 문턱전압이하 스윙의 관계에 대하여 분석하였다. 비대칭 DGMOSFET의 채널크기는 매우 작기 때문에 불순물의 수가 매우 작으므로 고 도핑된 채널의 경우에 대하여 분석하였다. 이를 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 해석학적 전위분포모델을 이용하여 전도중심 및 문턱전압이하 스윙모델을 유도하였으며 채널길이 및 채널두께가 변할 때, 도핑분포함수의 변수인 이온주입범위 및 분포편차에 따른 전도중심 및 문턱전압이하 스윙의 변화를 관찰하였다. 결과적으로 전도중심이 상단게이트 단자로 이동할 때, 문턱전압이하 스윙 값은 감소하였으며 단채널 효과에 의하여 채널길이 감소 및 채널두께 증가에 따라 문턱전압이하 스윙 값은 증가하였다.

• 센서학회지
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• 제30권6호
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• pp.436-440
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• 2021

The impact of the gate length (L_g) on the DC and high-frequency characteristics of indium-rich In_0.8Ga_0.2As channel high-electron mobility transistors (HEMTs) on a 3-inch InP substrate was inverstigated. HEMTs with a source-to-drain spacing (L_SD) of 0.8 ㎛ with different values of L_g ranging from 1 ㎛ to 19 nm were fabricated, and their DC and RF responses were measured and analyzed in detail. In addition, a T-shaped gate with a gate stem height as high as 200 nm was utilized to minimize the parasitic gate capacitance during device fabrication. The threshold voltage (V_T) roll-off behavior against L_g was observed clearly, and the maximum transconductance (g_{m_max}) improved as L_g scaled down to 19 nm. In particular, the device with an L_g of 19 nm with an L_SD of 0.8 mm exhibited an excellent combination of DC and RF characteristics, such as a g_{m_max} of 2.5 mS/㎛, On resistance (R_ON) of 261 Ω·㎛, current-gain cutoff frequency (f_T) of 738 GHz, and maximum oscillation frequency (f_max) of 492 GHz. The results indicate that the reduction of L_g to 19 nm improves the DC and RF characteristics of InGaAs HEMTs, and a possible increase in the parasitic capacitance component, associated with T-shap, remains negligible in the device architecture.