• 정보보호학회논문지
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• 제25권5호
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• pp.979-984
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• 2015

본 논문에서는 타입 II 최적 정규기저를 갖는 유한체 $GF(2^n)$의 Semi-Systolic 곱셈기를 제안한다. 본 곱셈기는 기존의 2012년에 발표된 Chiou 등의 곱셈기에 비해 공간복잡도 면 에서는 전체 트랜지스터가 $2n^2+44n+26$개 줄고 시간복잡도는 4 클럭 감소한다. 즉, NIST의 ECDSA를 위한 권장 유한체 $GF(2^{333})$인 경우 공간복잡도는 6.4% 줄고 시간복잡도는 2% 정도 줄어든다. 또한 이 구조는 2009년에 Chiou 등이 제안한 동시오류탐지 및 정정방법을 그대로 적용할 수 있는 장점도 있다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.628-636
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• 2010

본 논문에서는 GF($2^m$)상의 표준기저를 사용한 새로운 형태의 VCG에 의한 고속병렬 승산회로를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행하는 벡터 코드 생성기(VCG) 기본 셀을 설계하였고, VCG 회로와 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 부분 승산결과 셀(PPC)를 설계하였다. 제안한 승산기는 VCG와 PPC를 연결하여 고속의 병렬 승산을 수행한다. VCG 기본 셀과 PPC는 각각 1개의 AND 게이트와 1개의 XOR 게이트로 구성된다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 GF($2^4$)를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 VCG와 PPC을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 정보보호학회논문지
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• 제17권4호
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• pp.97-102
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• 2007

본 논문에서는 $GF(2^m)$ 상의 새로운 저복잡도 고속-직렬 곱셈기 구조를 제안하였다. 고속-직렬 곱셈기는 유한체 $GF(2^m)$의 표준기저 상에서 동작하며, 직렬 곱셈기 보다는 짧은 지연시간에 결과를 얻을 수 있고, 병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 이 고속-직렬 곱셈기는 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 고속-직렬 곱셈기는 t배의 속도를 향상시키기 위하여 (t-1)m개의 레지스터가 더 사용되었다. 본 논문에서는 레지스터 수를 증가시키지 않는 새로운 고속-직렬 곱셈기를 설계하였다.

• 한국전자통신학회논문지
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• 제4권3호
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• pp.197-203
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• 2009

부호이론이나 암호학의 응용분야에 유한체는 매우 중요한 내용이고, 컴퓨터에서의 구현시에는 종규기저를 사용하는 것이 효과적이다. 본 논문에서는 유한체 타입 I 최적정규기저를 가지는 $GF(2^{mk})$는 $GF(2^m)$의 확대체가 된다는 사실을 이용하여 지금까지 알려진 가장 효율적인 Reyhani-Masoleh and Hasan의 곱셈기보다 25%정도 빠른 곱셈기를 소개하려고 한다.

• 한국전자통신학회논문지
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• 제9권4호
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• pp.409-416
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• 2014

유한체의 H/W 구현에는 정규기저를 사용하는 것이 효과적이며, 특히 최적 정규기저를 갖는 유한체의 H/W 구현이 가장 효율적이다. 타입 I 최적 정규기저를 갖는 유한체 $GF(2^m)$은 m 이 짝수이기 때문에 어떤 암호계에는 응용되지 못하는 단점이 있다. 그러나 타입 II 최적 정규기저를 갖는 유한체의 경우는 NIST에서 제안한 ECDSA 의 권장 커브가 주어진 $GF(2^{233})$이 타입 II 최적 정규 기저를 갖는 등 여러 응용분야에 적용 되므로, 이에 대한 효율적인 구현에 관한 연구가 활발하게 진행되고 있다. 본 논문에서는 타입 II 최적 정규기저를 갖는 유한체 $GF(2^m)$의 연산을 정규기저를 이용하여 표현하여 확대체 $GF(2^{2m})$의 원소로 표현하여 연산을 하는 새로운 비트-병렬 곱셈기를 제안하였으며, 기존의 가장 효율적인 곱셈기들보다 블록 구성방법이 용이하며, XOR gate 수가 적은 저 복잡도 곱셈기이다.

• 전기전자학회논문지
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• 제7권1호
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• pp.56-62
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• 2003

본 논문에서는 유한체 $GF(2^2)$상에서의 가산기와 승산기를 전류모드인 T-gate를 이용하여 설계하였다. 제시된 회로는 전류 모드에서 동작하는 T-gate의 조합으로 가산 연산과 승산 연산을 수행하는 연산기를 설계하였다. T-gate는 전류 미러와 전송 게이트로 구성되며 4치 T-gate를 설계, 이를 이용하여 $GF(2^2)$의 가산기와 승산기를 1.5um CMOS 공정을 사용하였다. 전원전압은 DC 3.3V이며 단위 전류는 15uA이다. 본 논문에서 제시한 전류 모드 CMOS 연산기는 T-gate의 배열에 의한 모듈성의 이점을 가지고 있으므로 다치 T-gate를 구현하여 다치 연산기를 쉽게 구현할 수 있게 하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1209-1217
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• 2008

본 논문에서는 $GF(2^m)$ 상에서 표준기저를 사용한 두 다항식의 곱셈을 비트-병렬로 실현하는 새로운 형태의 비트-병렬 곱셈기를 제안하였다. 곱셈기의 구성에 앞서, 피승수 다항식과 기약다항식의 곱셈을 병렬로 수행 한 후 승수 다항식의 한 계수와 비트-병렬로 곱셈하여 결과를 생성하는 VCG를 구성하였다. VCG의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 곱셈을 수행하여 곱셈 결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 곱셈회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 곱셈기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 곱셈기는 VCG의 기본 셀을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 전자공학회논문지B
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• 제28B권10호
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• pp.799-806
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• 1991

Utilizing dual basis, normal basis, and subfield representation, three different finite field multipliers are presented in this paper. First, we propose an extended dual basis multiplier based on Berlekamp's bit-serial multiplication algorithm. Second, a detailed explanation and design of the Massey-Omura multiplier based on a normal basis representation is described. Third, the multiplication algorithm over GF(($2^{n}$) utilizing subfield is proposed. Especially, three different multipliers are designed over the finite field GF(($2^{4}$) and the complexity of each multiplier is compared with that of others. As a result of comparison, we recognize that the extendd dual basis multiplier requires the smallest number of gates, whereas the subfield multiplier, due to its regularity, simplicity, and modularlity, is easier to implement than the others with respect to higher($m{\ge}8$) order and m/2 subfield order.

• 한국통신학회논문지
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• 제35권4C호
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• pp.337-342
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• 2010

본 논문에서는 GF($2^m$) 상에서 새로운 저복잡도 디지트병렬/비트직렬 곱셈기를 제안한다. 제안된 곱셈기는 GF($2^m$)의 다항식기저에서 동작하며, D 클럭 사이클마다 곱셈의 결과를 출력한다. 여기에서 D는 임의로 선택할 수 있는 디지트의 크기이다. 디지트병렬/비트직렬 곱셈기는 기존의 비트직렬 곱셈기 보다는 짧은 지연시간에 곱셈 의 결과를 얻을 수 있고, 비트병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 따라서 회로의 복잡도와 지연 시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 디지트병렬/비트직렬 곱셈기는 속도 를 향상시키기 위하여 더 많은 하드웨어를 사용하였다. 본 논문에서는 하드웨어 복잡도를 낮춘 새로운 디지트병렬 /비트직렬 곱셈기를 설계한다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.1-10
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• 2004

본 논문에서는 유한체 GF$(2^m)$상에서 두 다항식의 승산을 실현하는 병렬-입력 및 병렬-출력을 갖는 셀 배열 병렬 승산기를 제시한다 이 승산기는 승산연산부, 기약다항식연산부. MOD연산부로 구성한다. 승산연산부는 AND 게이트와 XOR 게이트로 설계한 기본 셀의 배열로 이루어지며, 기약다항식연산부는 XOR 게이트와 D 플림플롭회로를 사용하여 구성하며, MOD연산부는 AND 게이트와 XOR 게이트에 의한 기본 셀을 배열하여 구성하였다. 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였으며, 클럭신호의 주기를 l${\mu}\textrm{s}$로 하였다. 제시한 셀 배열 병렬 승산기는 m=4인 경우에 AND 게이트의 수가 24개, XOR 게이트의 수가 32개 필요하며, D 플립플롭회로가 4개 필요하다. 또한, AOP 기약 다항식을 사용하면 AND 게이트와 XOR 게이트의 수가 24개 필요하며 D 플립플롭은 사용되지 않는다. 셀 배열 병렬 승산기의 승산연산부의 동작시간은 1 단위시간(클럭시간)이 소비되고, 기약다항식연산부에 의한 MOD연산부의 동작시간은 m 단위시간(클럭시간)이 소비되어 전체 동작시간은 m+1 단위시간(클럭시간)이 소비된다. 본 논문에서 제시한 셀 병렬 승산기는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지며, 특히 차수 m이 매우 큰 유한체강의 두 다항식의 승산에서 확장성을 갖는다.