• 한국전자파학회논문지
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• 제9권1호
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• pp.25-33
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• 1998

본 논문은 PCS(개인 휴대 통신) 주파수대역에서의 단일게이트 MESFET 혼합기의 설계 및 제작에 대해 기 술하였다. 주파수 대역이 1965-2025 MHz이고 IF가 140 MHz인 PCS용 혼합기활 제작하기 위해 초고주파용 시율레이터 EESOF LIBRA를 이용하여 설계하였다. 정합회로로 사각 뱀돌이 인덕터, 평판형 캐패시터, 개방스 터브를 이용하였고 마이크로펜과 소자용접기를 사용하여 제작하였다. 실힘한 결과 w전력이 10 dBm일 때 혼합 기의 최대 변환이득은 $6.69\pm0.65$ dB, 반사계수는 $-14.9\pm3.5$ dB였고 LO /IF 분리도는 주파수가 1855 MHz인 경우 57.83 dB였다. 이 혼합기를 PCS 단말기의 수신단에 사용하는 경우, 다이오드 믹서 사용시의 변환손실을 보상하기 위한 중간증폭기를 사용하지 않아도 되는 장점이 있다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.46-56
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• 2002

본 논문에서는 3세대 이동 통신 표준안의 하나인 cdma2000 1x를 지원하는 이동국 모뎀칩 개발에 사용된 하드웨어-소프트웨어 동시 검증 방법과 환경에 대해 기술한다. 하드웨어의 프로토타이핑 없이 레지스터 전송단계의 가상 하드웨어 모델과 물리 계층의 소프트웨어 모델을 채널링크 시뮬레이터, 다기능 테스트벤치와 유기적으로 결합하여 효과적인 통합 검증 환경을 구축함으로써 300만 게이트급의 복잡한 시스템 집적회로 개발 기간과 배용을 대폭 단축하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.219-220
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• 2016

전력 관리 시스템인 PMS는 선박 통합 제어 시스템에서 중요한 역할을 한다. 본 연구에서는 액화 천연가스선의 PMS를 검증하기 위해서 실시간 HIL 시뮬레이션을 구현한다. 시뮬레이터는 터빈 발전기 디젤발전기, 차단기, 주요 3상 부하로 구성되고, 이들 모델은 MATLAB/Simulink로 구현한다. 더불어 FPGA 기반 제어 콘솔과 메인 스위치보드를 구축하여 선박에 탑재 되어 있는 LNGC PMS 제어 환경을 모사 한다. PMS 기능 검증을 위해 LNGC 내 주요 전력소모원 대비 두 가지 전력 분배 모드를 테스트 케이스로 수행한다. 그 결과 본 연구에서 제안한 시스템은 PMS 시뮬레이터로써 시운전 테스트뿐만 아니라 오류 주입 검증용으로 사용될 것이다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.1-8
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• 2011

트랜지스터의 최대 출력 성능을 제한하는 요소 중 가장 중요한 하나가 항복 전압이다. GaAs 기판 위에 점진적으로 성장된 메타몰픽(Metamorphic) InAlAs/InGaAs HEMTs(MHEMT)는 InP 기판 위에 성정한 HEMT에 비해 비용 측면에서 특히 장점을 가지고 있다. 그러나 GaAs 나 InP 기반의 HEMT 소자들은 모두 우수한 마이크로파 및 밀리미터파 주파수 특성 및 이에 따른 저잡음 특성에 비해 낮은 항복전압으로 인해 파워 소자로서는 중간출력 정도의 소자로서만 사용 가능하다. 이러한 HEMT 소자의 항복 전압을 개선하기 위하여 본 논문에서는 InAlAs/$In_xGa_{1-x}As$/GaAs MHEMT 소자들의 항복 특성을 시뮬레이션하고 분석하였다. 2차원 소자 시뮬레이터의 hydrodynamic 전송 모델을 사용하여 $In_{0.52}Al_{0.48}As/In_{0.53}Ga_{0.47}As$ 이종접합 구조를 갖는 제작된 0.1-${\mu}m$ ${\Gamma}$-gate MHEMT 소자에 대하여 파라미터 보정 작업을 수행한 후 항복 특성에 영향을 주는 요소들을 분석하였다. 깊은 준위 트랩 효과를 고려한 충돌 이온화 및 게이트 전계를 분석하였고, 인듐(In) 몰 성분 변화에 따른 $In_xGa_{1-x}As$ 채널에서의 항복 특성 예측을 위한 충돌 이온화 계수를 경험적으로 제안 적용하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.7-14
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• 2008

본 논문에서는 $1.0{\mu}m$ BCD 650V 공정을 이용하여 향상된 잡음 내성과 높은 전류 구동 능력을 갖는 고전압 구동 IC를 설계하였다. 설계된 고전압 구동 IC는 500kHz의 고속 동작이 가능하고, 입력 전압의 범위가 최대 650V이다. 설계된 IC에 내장된 상단 레벨 쉬프터는 잡음 보호회로와 슈미트 트리거를 포함하고 있으며 최대 50V/ns의 높은 dv/dt 잡음 내성을 가지고 있다. 또한 설계된 숏-펄스 생성회로가 있는 상단 레벨 쉬프터의 전력 소모는 기존 회로 대비 40% 이상 감소하였다. 이외에도 상 하단 파워 스위치의 동시 도통을 방지하는 보호회로와 구동부의 전원 전압을 감지하는 UVLO(Under Voltage Lock-Out) 회로를 내장하여 시스템의 안정도를 향상시켰다. 설계된 고전압 구동 IC의 특성 검증에는 Cadence사의 spectre 및 PSpice를 이용하였다.

• 대한전자공학회논문지SP
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• 제47권5호
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• pp.153-164
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• 2010

프로그램은 실행파일 내의 각 명령어를 수행함으로써 전력을 소비한다. 소비 전력은 복잡도와 비례하기 때문에 프로그램의 복잡도를 측정함으로써 예측될 수 있다. 일반적으로 소프트웨어의 복잡도는 마이크로프로세서 시뮬레이터를 사용하여 측정한다. 그러나 시뮬레이터를 사용한 복잡도 측정방법은 하드웨어를 트랜지스터 레벨과 같은 낮은 레벨에서 모델링하기 때문에 수행시간이 오래 걸리고, 단순히 정량적 측정치만을 제공한다. 본 논문에서는 소프트웨어의 최상위 레벨인 프로그램의 소스코드를 분석하고, 복잡도 매트릭을 생성하여 프로그램 전체에 대한 복잡도를 수식화하여 표현하는 방법을 제안한다. 또한 복잡도 매트릭을 함수 단위로 생성함으로써 연산이 집중되는 모듈에 대한 세분화된 정보를 제공할 수 있다. 제안한 알고리즘의 성능분석은 게이트 레벨 마이크로프로세서 시뮬레이터인 SimpleScalar와의 비교를 통해서 수행하였다. 분석을 위해 사용된 소프트웨어는 최신 비디오코덱인 H.264/AVC에서 사용되는 $4{\times}4$ 정수변환, 화면 내 예측, 화면 간 예측 모듈이다. 각각의 소프트웨어에 대하여 정량적으로 측정된 성능 분석을 위하여 입력된 각 모듈에 대한 실행 명령어의 수를 비교하였으며, 정확도는 SimpleScalar를 통하여 측정된 시뮬레이션 결과 대비 약 11.6%, 9.6%, 3.5%의 오차를 보였다.

• Smart Structures and Systems
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• 제14권6호
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• pp.1131-1150
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• 2014

One of the issues in extending the range of applicable problems of real-time hybrid simulation is the computation speed of the simulator when large-scale computational models with a large number of DOF are used. In this study, functionality of real-time dynamic simulation of MDOF systems is achieved by creating a logic circuit that performs the step-by-step numerical time integration of the equations of motion of the system. The designed logic circuit can be implemented to an FPGA-based system; FPGA (Field Programmable Gate Array) allows large-scale parallel computing by implementing a number of arithmetic operators within the device. The operator splitting method is used as the numerical time integration scheme. The logic circuit consists of blocks of circuits that perform numerical arithmetic operations that appear in the integration scheme, including addition and multiplication of floating-point numbers, registers to store the intermediate data, and data busses connecting these elements to transmit various information including the floating-point numerical data among them. Case study on several types of linear and nonlinear MDOF system models shows that use of resource sharing in logic synthesis is crucial for effective application of FPGA to real-time dynamic simulation of structural response with time step interval of 1 ms.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.155-165
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• 2001

2차원 소자 시뮬레이터를 사용하는 혼합모드 과도해석 방법을 제시하여, NMOS 트랜지스터를 ESD 보호용 소자로 사용하는 CMOS 칩에서의 충전소자모델(CDM) ESD 현상에 대한 분석을 시도하였다. 과도해석 결과의 분석을 통해 CDM 방전 경우 소자 파괴에 이르는 미케니즘에 대해 상세히 설명하였고 충전전기의 극성에 따른 방전 특성의 차이점도 비교 분석하였다. CDM 방전에서 가장 문제가 되는 입력버퍼의 게이트 산화막 파괴문제와 관련하여 배선저항 값의 변화에 의한 영향을 검토하였고, 입력버퍼회로 보호용 NMOS 트랜지스터의 추가에 의한 방전 특성의 변화에 대해 조사하였다.