• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 한국전자파학회논문지
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• 제22권3호
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• pp.292-298
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• 2011

본 논문에서는 전압 제어 특성을 이용하여 광대역에서 사용 가능한 주입 동기 발진기를 제안하였다. 주입 동기 발진기의 공진 회로에 바렉터 다이오드를 포함시켜 다이오드의 바이어스 전압을 제어하여 자유 발진 주파수를 가변 가능하도록 하였으며, 이를 통해 주입 동기 신호의 입력 레벨이 낮더라도 광대역에서 동작이 가능하도록 하였다. 제안된 주입 동기 발진기는 0.8 mm 두께를 갖는 FR-4 기판을 사용하여 제작되었으며, 0~5 V의 제어 전압을 주어졌을 때, 자유 발진 주파수는 2.39~2.52 GHz로 가변이 가능하였다. 주파수 고정시 -10 dBm의 입력 신호 레벨에서 주파수 동기 범위가 50 MHz 이상이며, 주파수 가변을 통해 -30 dBm의 낮은 주입 신호레벨에서 90 MHz의 주파수 동기 범위를 얻을 수 있었다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.742-744
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• 1999

In this paper, a new precharge type PFD for fast locking time of PLL is suggested. It is realized by inserting NMOS transistor and inverter into the precharge part of PFD for isolating the reset of the Up signal from the feedback signal. The new precharge type PFD generates the Up signal while the feedback signal is fixed at a high level. Therefore the new PFD output is increased than the conventional precharge type PFD output. As a result of the increased PFD output, fast locking of PLLs is achieved. Additionally, with control the falling time of the inverter, the dead-zone is reduced and the jitter characteristics are improved. The whole characteristics of PFD and PLL are simulated by using HSPICE. Simulation results show that the dead-zone is 20ps and the locking time of PLL using the new PFD is 38ns at the 350MHz frequency of referecne signal. This value is quite small compared with conventional PFD.

• 한국광학회지
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• 제17권3호
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• pp.268-272
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• 2006

펨토초 레이저 주입잠금법을 이용하여 펨토초 광주파수 벗에서 특정한 주파수 모드를 선택하고 증폭시켰다. 실험에서는 모드 잠금된 Ti:sapphire레이저를 지배 레이저로 그리고 단일모드로 발진하는 반도체 레이저를 종속 레이저로 사용하였다. 모드 잠금된 Ti:sapphire레이저를 중심파장 794.7 nm, 밴드 폭 1.5 nm의 간섭필터를 통과한 후 반도체 레이저에 주입잠금시켰다. 주입잠금된 반도체 레이저가 모드 잠금된Ti:sapphire레이저의 펄스 반복율과 일치하는 100.5 MHz간격의 모드 $3{\sim}4$개가 동시에 발진되는 것 확인할 수 있었다. 펨토초 레이저 주입잠금법에 의해서 선택된 모드의 출력을 수천 배 증폭시킬 수 있었다.

• 한국광학회:학술대회논문집
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• 한국광학회 2000년도 제11회 정기총회 및 00년 동계학술발표회 논문집
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• pp.276.2-278
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• 2000

In a recent years, a number of approaches have been studied, including passive, active, and hybrid mode-locking of semi-conductor lasers for short pulse generation and research has been devoted to achieve low timing-jitter operation since the timing jitter is unfavorable for system applications. Among the methods of mode locking, passive mode locking does not need external rf drives, and therefore the operation and fabrication procedures are simplified. In spite of these attractive advantages of passive mode-locked laser, it has critical drawbacks such as large timing jitter and the difficulty in synchronization with external circuits. Their inherent large timing jitter value was shown to be suppressed to certain levels by means of hybrid mode-locking technique$^{(1)}$ , where the saturable absorber section was modulated by an external signal with the cavity round trip frequency. Furthermore, the subharmonic mode-locking (SHML) technique alleviates the restrictions of high speed driving electronics. It has been demonstrated experimentally$^{(1)}$ that the hybrid subharmonic mode-locking technique has lead to significant reduction of the timing jitter. (omitted)

• 한국광학회지
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• 제13권6호
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• pp.543-547
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• 2002

9.2GHz 주파수 차이로 위상잠금(phase-locking)된 레이저 시스템을 제작하여 그 특성을 조사하였다. 외부공진기 다이오드 레이저 2대를 제작하고, 두 레이저가 9.2GHz 주파수 차이를갖도록 디지털 회로를 이용하여 위상잠금 하였다. 위상잠금된 두 레이저의 맥놀이 신호의 스펙트럼을 측정하였으며, 이로부터 신호의 반송률이 약 93%임을 알 수 있었다. 위상잠금된 두 레이서의 상대 선폭은 2Hz 이하였다. 위상잠금된 두 레이저의 맥놀이 신호의 위상잡음을 측정하였으며, 측정된 위상잡음 스펙트럼으로부터 적분시간 1s 이하에서 상대적인 주파수 안정도를 계산하였다. 적분시간 1s 이상에서는 주파수 측정방법으로 상대적인 주파수 안정도를 측정하였는데, 적분시간 20s 에서 알란편차는 $2.7{\times}10^{-19}$였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.71-77
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 빠른 위상고정 시간을 갖는 새로운 위상고정루프를 제안하였다. 제안된 위상고정 루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 위상고정루프의 위상고정 상태에 따라 루프 대역폭을 제어하여 빠른 위상고정 시간을 갖는 위상고정루프를 설계하였다. 또한 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 제안된 구조로 최소화하였다. 저항과 커패시터를 모두 포함한 29.9KHz의 대역폭의 위상고정루프를 $990{\mu}m\;{\times}\;670{\mu}m$ 크기로 설계하였다. 제안된 위상고정 루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -90.45 dBc/Hz@1MHz이며, 위상고정시간은 $6{\mu}s$ 보다 작은 값을 가진다.

• 한국광학회지
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• 제18권5호
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• pp.317-322
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• 2007

외부 공진기형 반도체 레이저를 주레이저로 하여 종레이저로 사용한 상용 반도체 레이저에 광 주입-잠금을 수행하고, 주입-잠금된 종레이저의 모드 특성을 조사하였다. 루비듐 원자의 D1 전이선에서 포화흡수분광 스펙트럼과 주입-잠금된 종레이저의 모드를 측정하였다. 주입-잠금 대역폭 내에 있는 종레이저가 주레이저의 주파수와 선폭이 동기되는 것을 확인하였고, 주입되는 광의 세기에 따른 주입-잠금 대역폭을 측정하였다. 특히, 주입되는 광의 세기, 그리고 주레이저와 종레이저의 주파수 차이에 따른 주입-잠금 과정에 종레이저의 모드 변화를 공초점 패브리-페로 간섭계를 이용하여 측정했다. 불완전 주입-잠금 상태에서는 종레이저의 모드가 두 개 이상의 다중 모드로 발진하는 것을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.82-87
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• 2008

본 논문은 고속 위상 고정이 가능한 새로운 듀얼 슬로프 위상고정루프를 제안한다. 기존의 듀얼 슬로프 위상고정루프는 각각 2개의 전하펌프와 위상 주파수 검출기로 구성되었다. 본 논문에서는 위상차에 따라 전하펌프의 전류를 조절해 하나의 전하펌프와 위상 주파수 검출기만으로 듀얼 슬로프 위상고정루프를 구현하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정 파라미터 값으로 HSPICE 시뮬레이션을 수행하여 회로의 동작을 검증하였다. 제안된 듀얼 슬로프 위상고정루프의 위상 고정 시간은 $2.2{\mu}s$로 단일 슬로프 위상고정루프의 위상 고정 시간인 $7{\mu}s$보다 개선된 결과를 얻었다.